1xxxxxxxx1111 1 0111111111110 1 0xxxxxxx00001 0 0xxxxxx010011 0 0xxxxx0110101 0 0xxxx01110111 0 0xxx011111001 0 0xx0111111011 0 0x01111111101 0 0011111111111 0
BEGIN P1:PROCESS(I,SEL) BEGIN if SEL='1' then Y <="111"; YS <='1'; YEX<='1'; elsif I(7)='0' then Y <="000"; YS <='1'; YEX<='0'; elsif I(6)='0' then Y<="001"; YS <='1'; YEX<='0';
②实验结果须有指导教师签字。
一、实验目的和要求
复习编码器的原理，掌握编码器的设计实现方法，设计实现数字系统设计
中常用的 8 线-3 线优先编码器，逐步学会熟练运用 MAX+PLUSⅡ或 Quartus II
软件，熟悉 EDA 的 VHDL 程序设计方法、学习掌握组合逻辑电路的 VHDL 描
述方法，进一步掌握应用 EDA 常用工具进行组合逻辑电路的设计、分析、综
四、实验方案设计、实验方法
1. 实验方案
8-3 优先编码器的 VHDL 描述有多种方法，设计过程中可以根据真值表采
用if…then 结构等多种手段实现，也
可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达
式，根据布尔代数式调用基本逻辑门元件实现 8-3 优先编码器。
2. 管脚 8 线-3 线优先编码器的管脚如图：
IN0 IN1 IN2 IN3 IN4 IN5 IN6 IN7
其 中 Sel
Y0 Y1 Y2
YS
YEX IN 表示输入编码位，
Sel 为片选信号，Y 表示输出编码值，YS 与 YEX 表示器件状态，“11”表示
器件未选中，“01”表示无键按下，“10”表示器件工作态。
elsif I(1)='0' then Y<="110"; YS <='1'; YEX<='0';
elsif I(0)='0' then Y<="111"; YS <='1'; YEX<='0';
elsif I="11111111" then Y<="111"; YS <='0'; YEX<='1';
八、思考题 8 线-3 线优先编码器的设计方法还可以通过什么方式实现？ 利用 VHDL 实现 8 线-3 线优先编码器方法多样，还可以通过诸如
case-when 等其他结构实现…..
本实验中根据真值表用 if-then 结构实现 8-3 优先编码器
2. 实验方法
首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输
出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。
五、实验步骤
1. 设计输入 利用 FILE\New 菜单输入 VHDL 源程序，创建源文件
2. 设计项目的创建
4. 时序分析图
上述时间分析可以得到，输出信号存在最大 4.5 时间延迟，它主要与器件速 度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。
七、结论 采用图形编程法实现了 8 线-3 线优先编码器的设计，并完成了电路的
设计编译、综合、逻辑仿真、时间分析，结果表明采用 ALTRA 的 CPLD 器件 设计的 8 线-3 线优先编码器，时间延迟为不超过 4.5ns
湖南安全职业技术学院
实验报告
课 程 名 称 电子设计自动化 EDA 技术 实验项目名称 8 线-3 线优先编码器设计
实验学生班级 电信 0901
实验学生姓名
熊飞
同组学生姓名 颜林、陈伟
实验时间
实 验 地 点 EDA 实训室
实验成绩评定 指导教师签字
年月日
本实验类型： □演示性 □验证性 ■设计性 □论证性 一、实验目的和要求 二、实验主要仪器和设备 三、实验原理 四、实验方案设计、实验方法 五、实验步骤 六、实验结果分析 七、实验结论 八、思考题 注：①1-4 项内容为实验预习内容，学生须在进实验室之前完成。
else Y<="ZZZ";
end if; END PROCESS P1; END sample;
2. 器件及管脚逻分配图
管脚分配情况如图，所选器件为 EPM7032AELCC44-4 3. 仿真波形
8 线-3 线优先编码器的仿真波形如下图，从波形可以得出，输入输出 满足前文真值表，电路功能达到设计要求
1) 原文件存储…..
2) 利用 FILE\Project\Set Project…
3. 设计编译 ….
4. 器件选择及管脚分配 …..
5. 设计仿真 …..
6. 时序分析 …..
7. 编程下载（可选）….
六、实验结果与分析
1. VHDL 源程序清单
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ENCODER IS
合、仿真等的技巧。
二、实验主要仪器和设备
1. 计算机及操作系统
2. MAX+Plus II 或 Quartus II 软件
3. 编程电缆（可选）
三、实验原理
1. 真值表
8 线-3 线优先编码器的真值表如下：
输入
输出
Sel I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YS YEX
PORT(I : IN STD_LOGIC_VECTOR(7 DOWNTO 0); SEL: IN STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); YS,YEX : INOUT STD_LOGIC);
END ENCODER; ARCHITECTURE sample OF ENCODER IS
elsif I(5)='0' then Y<="010"; YS <='1'; YEX<='0';
elsif I(4)='0' then Y<="011"; YS <='1'; YEX<='0';
elsif I(3)='0' then Y<="100"; YS <='1'; YEX<='0';
elsif I(2)='0' then Y<="101"; YS <='1'; YEX<='0';