课程设计报告学生姓名:刘佳学号：2017307010102学院: 电气工程学院班级: 通信171题目: 多功能数字时钟设计指导教师：刘晓峰职称: 高级实验师指导教师：杨修宇职称: 实验师2018 年 12 月 28 日目录1. 设计要求 (3)2. 设计原理及框图 (3)2.1 模块组成 (3)3. 器件说明 (4)4. 设计过程 (8)4.1显示电路模块设计 (8)4.2时钟脉冲电路模块设计 (9)4.3计时模块电路设计 (10)4.4计时校时控制模块电路设计 (11)4.5整点报时与定点报时模块电路设计 (12)5. 仿真调试过程 (13)6. 收音机原理及焊接调试 (14)6.1收音机原理 (14)6.2收音机焊接工艺要求 (16)6.3收音机调试过程 (16)7. 设计体会及收获 (17)1. 设计要求(1)以24小时为一个计时周期，稳定的显示时、分、秒。

(2)当电路发生走时误差时，可以对所设计的时钟进行校时。

(3)电路有整点报时功能。

报时声响为四低一高，最后一响高音正好为整点。

(4)电路具有闹钟功能，当闹钟所设定时间与时钟计时相同时，发出提示音，时长为一分钟。

2. 设计原理及框图2.1 模块组成多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组。

如图1所示。

图1 多功能数字时钟原理框图多功能数字时钟由时钟脉冲电路模块、秒计时模块、分计时模块、时计时模块、显示模块、计时校时控制模块、定点报时模块与整点报时模块组成。

时钟脉冲电路模块由振荡电路与分频电路组成，为数字时钟提供秒脉冲信号、定点整点报时信号以及调试信号。

计时电路包括“秒”计时、“分”计时与“时”计时电路模块，用来记录秒脉冲个数，是数字时钟的基本单元，并以“时”、“分”、“秒”形式显示。

显示电路由译码器和数码管组成，将“时”、“分”、“秒”信息用数字形式显示在数码管上。

当多功能数字时钟需要“对表”时，校时电路可以使时钟暂停，分别校准“时”、“分”、“秒”位置显示的信息。

同时，需要用户需要整点、定点报时电路可提供相应的报时功能。

在Multisim环境中，对复杂电路设计可分为单元电路设计与整体电路设计两个步骤。

待各个单元电路设计完成后，将各个单元电路进行封装，连接成整体电路，这样层次化的设计可以有利于各模块电路与整体电路的仿真、调试。

表1 使用器材一览表3. 器件说明(1)555定时器1片555定时器是一种多用途的数字-模拟混合中规模集成电路。

555定时器使用灵活、方便，只需外界少量的电阻和电容元件，就可以很方便的构成施密特触发器、多谐振荡器和单稳态触发器。

目前555定时器产品型号很多，但是所有双极型（又称TTL）产品型号的最后三位都是555；所有单极型（又称CMOS型）产品型号的最后四位都是7555.而且这两种类型产品的结构、工作原理及外部引脚排列都基本相同。

所以在这次设计中，我们选择用555计时器来构成多谐振荡器进而构成时钟脉冲电路表2 555定时器功能表GND R CCTR OUT TH 12348765D555TR C U R15k 5k ＋－25k UR &&&14G 1QG 2G 3G 438U u I1TH ))I2u ＋－15C 2&&&1u C 1QT DCC (5(6217R D u C 2u O（）ΩΩΩ′u O图2 555定时器电路结构图与引脚排列图(2)74LS160 6片74LS160是一个8421BCD 同步十进制计数器，也就是说它只能记十个数从0000-1001（0-9）到9之后再来时钟就回到0，首先是CLK ，这是时钟。

之后是ROC ，这是输出，MR 是复位低电频有效（图上接线前面花圈的都是低电平有效）LOAD 是置数信号，当他为低电平时，在始终作用下读入D0到D3。

为了使161正常工作ENP 和ENT 接1另外D0到D3是置数端Q0到Q3是输出端。

在此次设计中用来构建时钟的“时”、“分”、“秒”的计数单位。

图3 74LS160的简易图形符号表3 74LS160的功能表（3）74LS48 2片数码管有两种：直接显示与译码显示。

译码显示还有共阴极与共阳极之分，74LS47芯片为驱动共阳极数码管器件，74LS48芯片为驱动共阴极数码管器件。

本实验用到共阴极数码管，所以我们采用了74LS48芯片。

图4 74LS48引脚排列图(5)74ALS04 6片“非”逻辑运算也称为逻辑反，数字电路中的反相器，作为实现“非”逻辑的电子元件，在实际中经常使用。

反相器是可以将输入信号的相位反转180度，U15A74LS04D这种电路应用在模拟电路，比如说音频放大，时钟振荡器等。

在电子线路设计中，经常要用到反相器。

在此次设计中，反相器被用作在延迟进位的方面。

图5 74LS04D 引脚图（5）74LS85 4片在本次实验中，对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等。

当设定的报时时间与数字时钟当前的记录时间相同时，二输入与非门的输出为高电平，这是SPL 引脚驱动蜂鸣器就会发出提示音，完成定点报时。

用来实现这一功能，我们选择了数值比较器74LS85。

图6 74LS85引脚排列图 表4 数值比较器74LS85功能表输入量输出量 A|B AGTB ALTB AEQB OAGTB OALTB OAEQN F A>B * * * 1 0 0 F A<B * * * 0 1 0 F A=B1 0 0 1 0 0 0 1 0 0 1 0 **111 1 0 0 0 0 0111(6)74LS138 1片由表5可以看出，其输入信号为原码。

译码过程中，根据A 0、A 1、A 2 的取值组合，0Y ~ 7Y 中某一个输出为低电平，且 i i Y m =，()i 0,1,2,,7=⋯为最小项。

图7 74LS138的简易图形符号 表5 74LS138的功能表4. 设计过程4.1显示电路模块设计显示电路模块设计可以用数码管来完成，数码管有两种：直接显示与译码显示。

译码显示还有共阴极与共阳极之分，74LS47芯片为驱动共阳极数码管器件，74LS48芯片为驱动共阴极数码管器件。

DCD-HEX芯片不需要译码可直接使用，所以在本次设计中直接采用DCD-HEX类型数码管。

图8 数码管显示电路4.2时钟脉冲电路模块设计时钟脉冲电路可以由晶振组成，也可以由555定时电路构成。

本次设计采用的时由555定时电路构成的秒脉冲发生器。

555定时振荡电路输出方波信号，其振荡周期T由电阻R1、R2与电容C决定，振荡周期T的数值为T=0.7（R1+2R2）C=0.9996s555定时电路输出引脚的输出频率为1Hz。

在仿真时，1Hz用于时钟运行，其他信号用于调试与仿真。

图9 秒脉冲发生器4.3计时模块电路设计在数字时钟电路中，六十进制计数电路与二十四进制计数电路是数字时钟的基础部分，它关系到时钟走时正确与否。

(1)分、秒六十进制计数电路设计在数字电路中，74LS160是同步可预制加法十进制计数电路，其内部由四个D触发器和若干个门电路构成，具有计数、置数、保持、异步清零等功能。

分、秒六十进制计数电路可以通过六进制计数电路与十进制计数电路串联实现六十进制计数电路功能，设计电路如图所示。

芯片74LS160（U13）与芯片74LS160(U14)为六十进制计数电路核心器件，U13为秒十位六进制计数电路，U14为秒个位十进制计数电路。

芯片73LS160（U14）在时钟信号的驱动下，其输出在0000～1001之间循环，图10 六十进制计数电路图当记满十个状态时，进位引脚RCO输出进位脉冲，为十进制计数电路提供时钟信号。

芯片74LS160(U13)通过二输入与非门74LS00D(U20B)采用置数法构成计数电路。

当输出端QD、QC、QB、QA出现0101状态时，二输入与非门74LS00D(U20B)输出低电平，使74LS160(U13)的输出端清零，从而实现输出端QD、QC、QB、QA 从0000～0101循环，构成六进制计数电路。

同时，在74LS160(U3)输出0101时，通过反相器使低电平跳变为高电平，形成了六十进制计数电路的进位时钟信号。

(2)二十四进制计数器设计数字时钟的小时计数有12进制和24进制两种，本次设计使用24进制计数电路。

与六十进制计时电路一样，二十四进制计时电路仍然采用两片74LS160芯片来实现，如图所示。

图11 二十四进制计时电路图当芯片74LS160(U1)输出0100、芯片73LS160(U2)输出0010，即出现“24”时，二输入与非门74LS00D(U12B)输出低电平，使两片74LS160芯片同时清零，实现了二十四进制计数电路功能。

4.4计时校时控制模块电路设计图12 计时校时控制模块电路图校时是时钟具有的基本功能当数字时钟运行出现偏差时，通过校时电路可以调整数字时钟的记录时间，使其与标准时间一致。

本设计的计时校时电路由5个常开开关和1个单刀双掷构成，常开开关的下边两个引脚与5V电源相连，单刀双掷开关与多谐振荡器的输出端相连，上面的两个引脚与计数器的输出进位端相连，这样当计时出现偏差时，先拨动单刀双掷开关使时钟停止计时，在通过拨动常开开关来调整数码管上的时间。

4.5整点报时与定点报时模块电路设计图13 整点报时与定点报时模块电路图整点报时电路的输入引脚（U23）依次接到秒计时电路十位和个位的输出端QD、QC、QB、QA。

同样的，U24的引脚一次连接到分计时模块输出端QD、QC、QB、QA上。

当时钟运行到“00”分、“00秒”时，二输入或非门7428（U25A）输出高电平，此时，1KHz蜂鸣器发出相对高频声响。

当数字时钟运行在59分50秒与59分50秒与59分59秒期间时，200Hz蜂鸣器发出相对低频声响。

这样就达到了设计要求。

图14 多功能数字时钟顶层电路5. 仿真调试过程我们在设计和仿真调试过程中遇到了不少问题。

(1)再整点定点报时整合电路中，因引脚命名重复而被系统自动改为了原命名，导致接线错误，我们把连写搭在一起，共用一个引脚从而解决了重名问题。

(2)在二十四进制计数电路图中，我们一开始采用了74LS00,但由于驱动能力差，我们用与非门74LS03来代替，解决了问题.(3)在电路连接过程中，由于电路复杂，在连接过程中出现过看错连线的情况，导致电路最终运行失败，所以，我们就采用了分步的连接方式把每一个模块分别先做好，最后进行连接，这样就避免了连线时看错的问题。

(4)我们一开始采用的时钟脉冲是函数发生器，但是因为连接错误，所以使电路不能够正常工作，后来我们选择采用555计时器构成多频振荡器，通过调节参数来产生1Hz的数字脉冲，最终使电路正常运行。