现代交换技术课程设计报告目录一、设计任务书 (1)二、电路设计框图及系统概述 (4)三、各单元电路的原理及功能说明 (8)四、波形仿真过程及结果分析 (11)五、课程设计心得体会 (13)六、参考文献 (14)七、元器件列表 (14)一、设计任务书1 研究内容及研究意义研究内容现代通信网由三大部分构成，分别是终端设备、传输设备和交换设备，其中交换设备是整个通信网的核心，它的基本功能是实现将连接到交换设备的所有信号进行汇集、转发和分配，从而完成信息的交换。
电路交换是在电话网络中使用的一种交换技术，而数字程控交换机是电路交换机的典型代表。
本课程设计要求设计一简易数字交换网络，在通信系统原理实验箱的硬件基础上，完成类似PCM系统有关的时隙内容在时间位置上的搬移，即时隙交换。
研究意义现代交换技术理论课上，我们对数字交换网络的基本结构和工作原理等进行了系统学习，在此基础上设计一个数字交换网络实现时隙的交换，不仅可以让我们从实践中加深对交换思想理论的理解，还能让我们对数字电路和元件以及通信原理的有关内容知识进行有效的巩固，达到温故而知新的效果。
通过现代交换技术课程设计，我们可以达到理论知识与实践能力的整合与统一，加强对仿真软件的掌握程度，对我们课程理论学习能力以及实验操作水平的提高有着重要的意义，也培养了我们的设计能力和创新意识。
2 设计原理及设计要求设计原理在PCM30/32路数字传输系统中，每个样值均编8位码，一帧分为32个时隙，通常用TS0~TS31来表示，其中30个时隙用于30路话音业务。
TS0为帧定位时隙，用于接收分路做帧同步用。
TS16时隙用于信令信号传输，完成信令的接续。
TS1~TS15以及TS17~TS31s时隙用于话音业务，分别对应第1路到第15路和第16路到第30路话音信号。
在通信系统原理实验箱中，信道传输上采用了类似TDM的传输方式、定长组帧、帧定位码和信息格式。
实验电路设计了一帧共含有4个时隙，分别用TS0~TS3表示，每个时隙含8比特码，依次为帧同步时隙、话路时隙、开关信号时隙和M序列时隙。
四个时隙复合成一个256kbps数据流，在同一信道上传输。
另一方面，数字交换实质上就是把与PCM系统有关的时隙内容在时间位置上进行搬移，因此数字交换也叫时隙交换。
时间接线器可以完成同一条母线不同时隙之间的交换，工作方式有输入控制和输出控制方式两种。
本课程设计要求设计一个数字交换电路，具体要通过设计数字电路，实现对帧同步时隙的定位检测，并通过控制端控制实现话路时隙、开关时隙和M序列时隙中任两个时隙的交换，达到对PCM实现话路信息交换的模拟效果。
设计要求设计一个数字交换网络电路，其原理示意图如图所示：主要技术指标基本部分：（1）采用“顺序写入，控制读出”的输出控制方式；（2）输入信号帧同步时隙码字与通信原理实验箱保持一致，为11100100；（3）其他时隙码字仿真时自拟，连接硬件时时由实验箱具体输入信号决定；（4）实现话路时隙、开关时隙和M序列时隙其中两个时隙的固定交换；发挥部分：（1）利用控制电路实现时隙交换的可调性，即通过调节控制信号随时控制所交换的时隙。
3设计任务及研究方法设计任务（1）设计各部分功能电路，画出完整电路图；（2）利用maxplus2软件进行仿真，画出电路仿真波形图；（3）说明电路原理及功能，写出设计总结报告。
研究方法（步骤）1）首先分析数字交换网络的功能模块，按照功能不同把整个设计分成帧码检测电路、缓冲存储电路、串并转换电路、写控制电路、读出控制电路等；2）在熟知原理的情况下分模块设计电路，并用maxplus2软件进行编译，以确保电路正确；3）把整个电路各部分结合起来进行波形仿真，考察仿真结果是否满足要求；4）整体电路的功能修改及完善；5）将软件下载到实验箱，连接并测试（自选）；6）完成设计总结报告。
4 设计总体进度计划进度计划18周星期一下午4:00：课程设计布置；18周星期二至20周星期二（6月26）：自己设计与仿真；20周星期三至星期四：进入实验室调试（自选）；20周星期五（6月29日）：验收。
二、电路设计框图及系统概述1.电路原理图2.电路简介总体来讲，按照功能不同，数字交换网络电路可以分成帧码检测电路、缓冲存储电路、串并转换电路、写控制电路、读出控制电路等，在maxplus2中设计电路如上页图所示。
帧码检测电路利用移位寄存器为基本结构，并将移位寄存器的每个输出根据要检测的码字高低电平值把原值或非值接到一个与门的输出，当要检测的帧码出现时，与门满足全1条件，输出脉冲发生变化，从而起到帧定位的作用。
串并转换电路和缓冲存储电路由若干个D触发器构成，目的是把串行输入的信息流转换成并行的码字，在写控制电路的控制下按照时隙顺序写入缓冲区，并在读出控制电路的控制下，从缓冲区读出时隙交换后的话音信息。
写控制电路和读出控制电路由基本的数字电路构成，如数据选择器等，写控制端由帧码检测电路的输出判断每帧之间的界定，并使每8个脉冲（即一个时隙）的信息存储到一片寄存器上，读控制端控制输出寄存器的置位和移位功能，使得每片输出寄存器按交换后的顺序依次有效，从而实现了时隙交换后的信息输出。
3.电路设计帧码检测电路采用4个7474芯片及一个DAND8芯片，电路包含8个D触发器和一个8输入的与（非）门，D触发器级联构成移位寄存器，根据要检测的帧码的具体高低电平值（根据通信原理实验箱，帧同步码应为11100100）选择D触发器的Q端或QN端连接到与门的输入端，当帧码出现时，与门输出有一电平值的变化，即QN端有一负脉冲产生。
具体电路为：串并转换电路采用一个8dff芯片完成，8dff是由8个D触发器集成的移位寄存器，串行输入的信息码字经过移位寄存，变成了并行信息，即为寄存器的输出Q1~Q8，电路为：写控制电路主要由两片16cudsir芯片构成，两片16cudsir级联成为32位的移位寄存器，第一片的DATA端接在帧码检测电路的输出端，因此负脉冲信号将在32位输出中依次移位，每32个脉冲重复一次，正好构成一帧的长度。
而在两个芯片的Q8和Q16输出端分别与主时钟信号组合为缓冲存储电路提供时钟。
每次时钟脉冲的到来可以使8个当前并行信号存入缓冲存储电路中的一个寄存器芯片，因此四个时隙的内容刚好依次写入四个缓冲芯片，为时隙内容的整体交换打下了基础。
其电路图为：缓冲存储电路由4个8dff芯片构成，4个芯片的clk端由写控制电路的输出决定，每当时钟脉冲到来，缓冲存储电路将输入的D1~D8信号输出到Q1~Q8，同时也是整个电路输出端的入信号A~H。
4个芯片分别存放四个时隙的信息内容，由写控制电路控制按顺序每次写入一个时隙的内容。
读出控制电路主要由三个8选1数据选择器和4个74166移位寄存器构成。
数据选择器的地址端为控制信号，由控制信号的组合决定时隙交换的具体时隙号（如时隙2与时隙3交换或者时隙2与时隙4交换）。
数据选择器的输出接上74166移位寄存器的置位/移位控制输入。
74166的输入为缓冲区的内容，在置位控制下可以将H内容输出到QH，然后在移位控制下在输出端口QH串行输出信号，由于SER输入为低电平，因此8位信息码之后全为0码，直到下次置位信号的到来。
控制不同的先后顺序使4个74166先后置位并输出一个时隙的信号，四个芯片输出信号在时间上通过或门叠加，达到时隙交换的目的。
其数据选择器部分连接电路图为：三、各单元电路的原理及功能说明1.帧码检测电路帧码检测电路采用的是7474芯片及一个DAND8芯片。
74774芯片是集成两个D触发器的芯片，输入输出端口十分简单，不再赘述。
4个7474芯片包含8个D触发器，D触发器级联构成移位寄存器，由电路可以看出，当帧同步码11100100没有出现时，与非门的输入不全为1，因此输出为高电平；当帧同步码进入检测电路，并使帧同步码11100100从右到左依次出现在8个触发器的输出端，此时与非门输入端全1，因此，检测电路输出负脉冲。
设定一定的时钟和输入信号，通过软件仿真可以得到检测电路输出端口f的波形变化如图所示：从图中看出，当输入信号连续8位为11100100，即帧定位信号时，检测电路输出f有一时钟周期的低电平输出，此即为帧码检测的结果。
2.串并转换电路元件选择及原理串并转换电路采用8dff芯片，8dff芯片是由8个并行的、具有统一时钟和控制端的D 触发器集成而得的。
将8个D触发器的输入输出依次相连，构成了一个8位移位寄存器。
在时钟的统一控制下，每个脉冲下进行一次移位，可将8个串行数据变为并行数据。
其输出的波形图为：从图中看出，标尺所示时刻即为8个脉冲过后，q8~q1的值为串行输入前8位的数据，因此达到了串并转换的功能。
3.写控制电路元件选择及介绍写控制电路主要由两片16cudsir芯片构成，16cudsir芯片为二进制加减计数/左右移位寄存器，同步置位，它的功能表为：工作原理两片16cudsir级联成为32位的移位寄存器，第一片的DATA端接在帧码检测电路的输出端，因此f输出的负脉冲信号将在32位输出中依次移位，每32个脉冲重复一次，正好构成一帧的长度。
第一片芯片的Q8、Q16，第二片芯片的Q8、Q16分别和时钟进行与非运算接在1、2、3、4号缓冲寄存器芯片的时钟端。
当负脉冲信号移位到Q8时，第一片缓冲寄存器使能有效，在时钟脉冲下把输入端的并行信息输出（把第二个时隙的内容从第一个缓冲寄存器输出），当负脉冲信号移位到Q16时，第二片缓冲寄存器有效，当前8位信息写入缓冲寄存器2号，后面依次类推。
由此，完成了按时隙顺序信息的写入。
以第一片缓冲寄存器的时钟端clk的波形图为例，我们可以看出该时钟每32个主时钟周期产生一脉冲，即每帧一次。
可以类推，其他3个时钟端依次延后8个脉冲，正好构成一帧的四个时隙。
4.读出控制电路元件选择及介绍读出控制电路主要由三个8选1数据选择器和4个74166移位寄存器构成。
数据选择器在数字电路课程已经学习过，8选1MUX完成根据地址端对8个数据进行选择输出的功能。
74166为8位移位寄存器，可以完成8位并行数据转串行输出的功能，其功能表为：工作原理数据选择器的地址端con1和con2是控制时隙交换的具体时隙号的。
根据两地址的不同，数据选择器输出分别为写控制电路两个芯片的Q8和Q16。
由74166的功能表可知，STLD端为低电平时完成置位功能，高电平时为移位功能。
以con1和con2分别为0和1为例，此时三个数据选择器的输出分别为Q16(1)、Q8(1)、Q8(2)并分别接在前三个74166的STLD端，第四个74166的STLD端接于Q16(2)。
因此，当一帧开始后，f输出的负脉冲依次移位，8个脉冲后Q8(1)为低电平，因此第三个74166置位，然后STLD恢复为1后把当前的8位数据串行输出，即在第二个时隙的时间范围内输出第4时隙的内容，由此完成了2和4时隙的交换。