《计算机组成原理》作业(三)
学完6-7章后可以完成作业(二)。
作业总分100分,将作为平时成绩记入课程总成绩。
一、简答题(每题6分,共30分)
1、什么就是总线？总线传输有何特点？为了减轻总线负载,总线上的部件应具备什么
特点？
答:总线就是连接各个部件的信息传输线,就是各个部件共享的传输介质。
总线
上信息传输的特点:某一时刻只允许有一个部件向总线发送信息,
但多个部件可以同时从总线上接收相同的信息。
以CPU片内总线为例,在每个需要将信息送至总线的寄存器输出端接三态门,由三态
门控制端控制什么时刻由哪个寄存器输出。
当控制端无效时,寄存器与总线之间呈
高阻状态。
2、为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种
方式响应时间最快？哪种方式对电路故障最敏感？
答:总线判优控制解决多个部件同时申请总线时的使用权分配问题;
常见的集中式总线控制有三种:链式查询、计数器定时查询、独立请求;
特点:链式查询方式连线简单,易于扩充,对电路故障最敏感;计数器定时查询方式
优先级设置较灵活,对故障不敏感,连线及控制过程较复杂;独立请求方式速度最快,但硬件器件用量大,连线多,成本较高。
3、简要说明程序中断接口中IM、IR、EI、RD、BS五个触发器的作用。
五个触发器的作用:
中断屏蔽触发器(IM):CPU就是否受理中断或批准中断的标志。
Im标志为“0”
时,CPU 可受理外界中断请求。
中断请求触发器(IR):暂存中断请求线上由设备发出的中断请求信号,IR标志为“1”
时, 表示设备发出了中断请求。
允许中断触发器(EI):用程序指令来置位,控制就是否允许某设备发出中断请求。
IE
为“1”时,某设备可以向CPU发出请求。
准备就绪的标志(RD):一旦设备做好一次数据的接收或发送,便发出一个设备动作完
毕信号,使RS标志为“1”。
工作触发器(BS):设备“忙”的标志。
BS=1,表示启动设备工作
4、中断处理过程包括哪些操作步骤？
答:
中断处理过程如下:
(1)设备提出中断请求
(2)当一条指令执行结束时CPU响应中断
(3)CPU设置“中断屏蔽”标志,不再响应其它中断请求
(4)保存程序断点(PC)
(5)硬件识别中断源(转移到中断服务子程序入口地址)
(6)用软件方法保存CPU现场
(7)为设备服务
(8)恢复CPU现场
(9)“中断屏蔽”标志复位,以便接收其它设备中断请求
(10)返回主程序
5、什么就是闪速存储器？它有哪些特点？
答:
90年代INTEL公司发明的一种高密度、非易失性的读写半导体存储器闪速存储器
的特点
闪速存储器(Flash Memory)就是一类非易失性存储器NVM(Non-Volatile Memory)即
使在供电电源关闭后仍能保持片内信息;而诸如DRAM、SRAM这类易失性存储器,
当供电电源关闭时片内信息随即丢失。
Flash Memory集其它类非易失性存储器的
特点:与EPROM相比较,闪速存储器具有明显的优势——在系统电可擦除与
可重复编程,而不需要特殊的高电压(某些第一代闪速存储器也要求高电压来完成擦
除与/或编程操作);与EEPROM相比较,闪速存储器具有成本低、密度大的特点。
其
独特的性能使其广泛地运用于各个领域,包括嵌入式系统,如PC及外设、电信交换
机、蜂窝电话、网络互联设备、仪器仪表与汽车器件,同时还包括新兴的语音、图像、数据存储类产品,如数字相机、数字录音机与个人数字助理(PDA)。
二、应用题(共70题)
1．(10分)用异步通信方式传送字符"A"与"8",数据有7位,偶校验1 位。
起始位1位, 停止位l位,请分别画出波形图。
2．(10分)某总线在一个总线周期中并行传送8个字节的数据,假设一个总线周期等于一个总线时钟周期,总线时钟频率为70MHZ ,求总线带宽就是多少？
答:总线宽带 = 70MHZ ×8B=560MBps
3．(10分)异步通信方式传送ASCII码,数据位8位,奇校验1位,停止位1位。
计算当波特率为4800时,字符传送的速率就是多少？每个数据位的时间长度就是多少？数据位的传送速率就是多少？
答:4800/(1+8+1)=480 字符/秒;
4．(10分)CD－ROM光盘的外缘有5mm的范围因记录数据困难,一般不使用,故标准的播放时间为60分钟。
请计算模式2情况下光盘存储容量就是多少？
5．(20分)画出单机系统中采用的三种总线结构
6．(10分)用多路DMA控制器控制磁盘、磁带、打印机三个设备同时工作。
磁盘以30μs 的间隔向控制器发DMA请求,磁带以45μs的间隔向控制器发DMA请求,打印机以150μs 的间隔发DMA请求。
请画出多路DMA控制器的工作时空图。
由于多路型DMA同时要为多个设备服务,因此对应多少个DMA通路(设备),在控制器内部就有多少组寄存器用于存放各自的传送参数。
多路型DMA控制器的逻辑结构请见文字教材图8、17。
通过配合使用I/O通用接口片子,多路型DMA控制器可以对8个独立的DMA通路(CH)进行控制,使外围设备以周期挪用方式对内存进行存取。
8条独立的DMA请求线或响应线能在外围设备与DMA控制器之间进行双向通信。
一条线上进行双向通信就是通过分时与脉冲编码技术实现的。
也可以分别设立DMA请求线与响应线实现双向通信。
每条DMA线在优先权结构中具有固定位置,一般DMA0线具有最高优先权,DMA7线具有最低优先权。
控制器中有8个8位的控制传送长度的寄存器,8个16位的地址寄存器。
每个长度寄存器与地址寄存器对应一个设备。
每个寄存器都可以用程序中的I/O指令从CPU送入控制数据。
每一寄存器组各有一个计数器,用于修改内存地址与传送长度。
当某个外围设备请求DMA服务时,操作过程如下:
(1)DMA控制器接到设备发出的DMA请求时,将请求转送到CPU。
(2)CPU在适当的时刻响应DMA请求。
若CPU不需要占用总线则继续执行指令;若CPU需要占用总线,则CPU进入等待状态。
(3)DMA控制器接到CPU的响应信号后,进行以下工作:①对现有DMA请求中优先权最高的请求给予DMA响应;②选择相应的地址寄存器的内容驱动地址总线;③根据所选设备操作寄存器的内容,向总线发读、写信号;④外围设备向数据总线传送数据,或从数据总线接收数据; ⑤每个字节传送完毕后,DMA控制器使相应的地址寄存器与长度寄存器加“1”或减“1”。
以上就是一个DMA请求的过程,在一批数据传送过程中,要多次重复上述过程,直到外围设备表示一个数据块已传送完毕,或该设备的长度控制器判定传送长度已满。