wit_chuangxin@ 2012.07.14 am.10:15 Lab 303
培训内容：
Qsys和Nios II Eclipse的使用Debug
开发平台：
Quartus II 12.0 (Qsys) DE2_70 首先，新建工程
工程新建完成后，启动
Qsys
启动之后界面如下：
初始只有时钟
添加CPU
这里和SOPC Builder一样，
有三种类型可选，我们选标准
型
再添加on-chip
memory
大小设置为40KB，这里后面的
单位不能选kbytes，没有以前
添加
JTAG UART
络进行快速连接）
选中CPU的clk，在
clock栏有一个下拉按
钮，选择clk_50
可以看到CPU的clk与系
统时钟clk_50连上了，其
他元件也如此设置
如上方式将所有元件的clk 与系统时钟clk_50相连
设置复位和异常的位置
Reset和Exception
通过这里将所有元件自动分配基地址
这里方便我们例化CPU
保存完毕后，就可以Generate了
Verilog文件，然后对CPU进行例化：
如果此时进行编译的话，会有错误：
Error (12006): Node instance "u0" instantiates undefined entity "NIOS_CPU"
因为之前定制的CPU还没有被加入到Quartus的工程中，需要我们手动添加：
找到路径（图示），选择.qip
分配管脚
至此，我们就完成了硬件部分设置，先完全编译，查看RTL：
接下来要在Nios II Eclipse进行软件设计了，打开Nios II开发环境
新建NIOS 工程：
编译工程：
编译完成并无误后，先将硬件下载至FPGA中：
在NIOS中进行硬件连接的设置。