电子电路EDA技术答案
一、 单项选择题（15*1）
1-5 CBDAD
6-10 CADCB
11-15 BAACD
二、 名词解释（3*2）

16、EDO：电子设计最优化
17、SOPC:片上可编程系统
18、CPLD:复杂可编程逻辑器件
三、 判断改错题（4*4）

19、× 改正：此描述是自顶向下的设计方法
20、√
21、√
22、× 改正：时序仿真是在选择了具体器件并完成布局布线之后的快速
时序检验，可对设计性能做整体的分析，所以与实际器件的特性相关。
四、 简答题 （4*5）

23、答：在把可综合的VHDL/Verilog HDL转化成硬件电路时，包含了三个
过程：
（1）转化：综合工具读入电路系统的HDL描述，将其转化为各个功能单元
连接的电路结构的门级网表。这是一个通用电路原理图形成的过程，不考虑
实际器件的实现。
（2）优化：根据设计者所施加的时序、面积等约束条件，针对实际实现的
目标器件的结构将转化的门级网表按一定的算法进行逻辑重组的优化，并使
之满足约束条件。
（3）映射：根据面积和时序的约束条件，综合工具从目标器件的工艺库中
搜索恰当的单元来构成电路。
24、答：硬核与软核在实际应用中各有其优点与缺陷。软核设计比较灵活，
可以根据具体的需求对软核的代码进行改动，或软核本身提供许多可以设置
的参数，在应用时比较方便。应用软核的缺陷是软核的关键路径的时序性能
无保证，最终性能主要取决于使用者采用的综合、布局布线和实现技术，设
计完后需要重新对完成设计的芯片进行功能与时序验证，而且其设计工作量
较大，设计实践较长。
硬核的实现比较简单，类似于PCB设计中IC芯片的使用。硬核的优势
是IP Core的设计在布局布线后经过了详细的功能优化验证与测试过程，部
分IP Core还经过了投片验证与测试，时序性能稳定，所以硬核的功能有可
靠的保证，其缺点是具有不能修改的结构和布局布线，缺少灵活性。
25、答：Simprim用于布局布线后的仿真；Unisim用于综合后的仿真；如果
设计中调用了CoreGen产生的IP Core，则还需要编译Xilinxcorelib库。
在ModelSim仿真器中编译仿真库得操作步骤如下：
（1） 修改modelsim.ini文件属性。
（2） 启动ModelSim仿真工具。
（3） 创建仿真库。
（4） 编译仿真库。
（5） 完成以上步骤后，重新启动ModelSim，在[Workspace]区就会看
到新添加的三个标准库，Xilinx器件的仿真环境就建立了。
26、答：FPGA它的核心部分是逻辑单元阵列LCA,LCA是由内部逻辑块矩阵和周
围I/O接口模块组成。LCA内部连线在逻辑块行列之间，占据逻辑块I/O接口模
块之间的通道，可以由编程开关以任意方式连接形成逻辑单元之间的连接，每次
执行相同功能都能给出不同布线模式，一般无法确切地预知线路的时延。而
CPLD是由多个类似PAL的逻辑块组成，每个逻辑块就相当于一个PAL/GAL器件，
逻辑块之间使用可编程内部连线实现相互连接。
五、 程序分析题（共24分）
27（10分）
答：（1）out2;
reg;
wire;
（2）out1=2’b00;out2=2’b11
28((14分)
答：（1） reg;
always;
begin;
(2)
六、编程题（共19分）
29、(8分)
答： module test(in1,in2,in3,out1,out2);
input in1,in2,in3;
output out1,out2;
wire out1,out2;
assgin out1=in1&in2;
assgin out2=in3&(in1∣in2);
endmodule
30、（11分）
答:module d_q（data_out1,dat_out2,clk,data_in1,dat_in2,data_in3）;
input clk;
input data_in1,data_in2,data_in3;
output data_out1;
reg q;
wire d,data_out2;
wire sum;
always @(posedge clk)
begin
q<=d;
data_out1<=sum;
end
xor m1(sum,q,data_in3);
assgin data_out2=~data_out1;
endmodule