1.一个项目的输入输出端口是定义在（ A ）1-5 ACDCD 6-10 CCACAA. 实体中；.B. 结构体中；C. 任何位置；D. 进程中。
2. MAXPLUS2中编译VHDL源程序时要求( C )A. 文件名和实体可以不同名；B. 文件名和实体名无关；C. 文件名和实体名要相同；D. 不确定。
3. VHDL语言中变量定义的位置是(D )A. 实体中中任何位置；B. 实体中特定位置；C. 结构体中任何位置；D. 结构体中特定位置。
4.可以不必声明而直接引用的数据类型是(C )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。
5. MAXPLUS2不支持的输入方式是(D )A 文本输入；.B. 原理图输入；C. 波形输入；D. 矢量输入。
6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是( C )A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
7.下面不属于顺序语句的是( C )A. IF语句；B. LOOP语句；C. PROCESS语句；D. CASE语句。
8. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是( A )A. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。
9. 进程中的信号赋值语句，其信号更新是( C )A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。
10. 嵌套使用IF语句，其综合结果可实现：(A )A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。
一、单项选择题：（20分）1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A______。
A .瘦IP B.固IP C.胖IP D.都不是2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，__D_______是错误的。
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C___。
A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4．进程中的信号赋值语句，其信号更新是__C_____。
A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。
5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述______D_____。
A. 器件外部特性；B.器件的内部功能；C. 器件的综合约束；D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可实现__A______。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_B________。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A. ①③⑤B. ②③④C. ②⑤⑥D. ①④⑥8．下列标识符中，_______B___是不合法的标识符。
A. State0B. 9moonC.Not_Ack_0 D. signall9．关于VHDL中的数字，请找出以下数字中最大的一个：___A_______。
A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。
A. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1页共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1. LPM2. RTL3. UART4. ISP5. IEEE6.ASIC 7. LAB三、VHDL程序填空：（10分）LIBRARY IEEE; -- 8位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE._____________________.ALL;ENTITY PULSE ISPORT ( CLK : IN STD_LOGIC;D : IN _________________ (7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF ____________ ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)________________ CNT8 : STD_LOGIC_VECTOR(________ DOWNTO 0);BEGINIF ___________________________ THENIF CNT8 = "11111111" THENCNT8 ____________; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 ___________________; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(____________)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 ________________; --如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV;END;四、VHDL程序改错：（10分）01 LIBRARY IEEE ;02 USE IEEE.STD_LOGIC_1164.ALL ;03 USE IEEE.STD_LOGIC_UNSIGNED.ALL;04 ENTITY LED7CNT IS05 PORT ( CLR : IN STD_LOGIC;06 CLK : IN STD_LOGIC;07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO0) ) ;08 END LED7CNT;09 ARCHITECTURE one OF LED7CNT IS10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11 BEGIN12 CNT ROCESS(CLR,CLK)13 BEGIN14 IF CLR = '1' THEN15 TMP <= 0;16 ELSE IF CLK'EVENT AND CLK = '1' THEN17 TMP <= TMP + 1;18 END IF;19 END PROCESS;20 OUTLED ROCESS(TMP)21 BEGIN22 CASE TMP IS23 WHEN "0000" => LED7S <= "0111111" ;24 WHEN "0001" => LED7S <= "0000110" ;25 WHEN "0010" => LED7S <= "1011011" ;26 WHEN "0011" => LED7S <= "1001111" ;27 WHEN "0100" => LED7S <= "1100110" ;28 WHEN "0101" => LED7S <= "1101101" ;29 WHEN "0110" => LED7S <= "1111101" ;30 WHEN "0111" => LED7S <= "0000111" ;31 WHEN "1000" => LED7S <= "1111111" ;32 WHEN "1001" => LED7S <= "1101111" ;33 WHEN OTHERS => LED7S <= (OTHERS => '0');34 END CASE;35 END PROCESS;36 END one;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：Error ine 15: File ***/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”第行，错误：改正：第行，错误：改正：第2页共5页五、VHDL程序设计：（16分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。
试采用下面三种方式中的两种来描述该数据选择器MUX的结构体(a) 用if语句。