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第二讲 Verilog语法的基本概念 - 模块与测试
一、概述：Verilog HDL的应用
Verilog HDL是一种用于数字逻辑电路设计的语言: - 用Verilog HDL描述的电路设计就是该电路的Verilog HDL 模型。 - Verilog HDL 既是一种行为描述的语言也是一种结构描述 的语言。 这也就是说，既可以用电路的功能描述也可以用元器件和它 们之间的连接来建立所设计电路的 Verilog HDL 模型。 Verilog 模型可以是实际电路的不同级别的抽象。这些抽 象的级别和它们对应的模型类型共有以下五种：
2.1.5 模块的测试
如何检查上述例子其功能是否正确？
需要有测试激励信号输入到被测模块 需要记录被测模块的输出信号 需要把用功能和行为描述的Verilog模块转换为门级 电路互连的电路结构（综合）。 需要对已经转换为门级电路结构的逻辑进行测试（ 门级电路仿真）。 需要对布局布线后的电路结构进行测试。（布局布 线后仿真）。
assign a= b & C; and u1(q, a, b); alwas @(posedge clk) beigin if(clr) q<=1’b0; else q<=a; end
用实例化元件 用always语句块或者initial语句块
课堂练习(一)
手写描述一个模块，要求： 模块名称：Ｍy_Multiply_Chip 输入端口: CLK, reset, cand, cator, en 输出端口：result, cout,
模块的结构
Verilog的基本设计单元是“模块” 。一个模块是由两部分 组成的描述接口和描述逻辑功能，即定义输入是如何影响 输出的。
module block (a,b,c,d); input a,b; output c,d;
a
c
b
d
assign c= a | b ; assign d= a & b; endmodule
门级/结构级：
用实例引用的 Verilog 模块表 示
版图布局/物理级：
综合后仿真
用几何形状来表示
布局布线
二、VerilogHDL的模块
Verilog HDL程序是由模块构成的。模块是可以进行层次嵌套的。正 因为如此,才可以将大型的数字电路设计分割成不同的小模块来实现 特定的功能,最后通过顶层模块调用子模块来实现整体功能。
input 端口1,端口2 …. ; //输入端口 output 端口1,端口2 …. ; //输出端口 inout 端口1,端口2 …. ; //双向端口
也可以写在端口声明语句中，如
module XXX(input port1, output port2…);
功能定义
用assign声明语句


每个模块要进行端口定义 , 并说明输入输出口,然后对模块的功能进 行行为逻辑描述。
Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也 可以分写多行。 除了endmodule语句外,每个语句和数据定义的最后必须有分号 可以用/*.....*/和//...对Verilog HDL程序的任何部分作注释。一 个好的,有使用价值的源程序都应当加上必要的注释,以增强程序的可 读性和可维护性。
2.1.2模块的结构
从上面的例子可以看出： - Verilog模块结构完全嵌在module和endmodule声明语句之间； - 每个Verilog 程序包括四个主要部分：端口定义、 I/O 说明、内 部信号声明、功能定义。
端口 I/O 内部信号 功能

端口定义 各信号的 名称等
I/O说明 输入输出 引脚性质
但“\”符和空格并不算是标识符的一部分。 特别标识符往往是由RTL级源代码或电路图类型的 设计输入经过综合器自动综合生成的网表结构型 Verilog 语句中的标识符。 举例说明： \~#@sel , \bus+index , \{A,B} , Top.\3inst .net1 , //在层次模块中的标识名
Abstract Models
RTL Models
(Register Transfer Level) always @ (posedge clock) result_register=a+b+carry;
Gate Level Models
(function+structure)
o
Switch Level Models
Verilog HDL的应用
• 系统级(system): 用高级语言结构实现设计模块的外 部性能的模 • 算法级(algorithmic): 用高级语言结构实现设计算法 的模型。 • RTL级(Register Transfer Level): 描述数据在寄存 器之间流动和如何处理这些数据的模型。
Verilog HDL的应用
一个复杂电路的完整Verilog HDL模型是由若个 Verilog HDL 模块构成的，每一个模块又可以由若干 个子模块构成。

利用Verilog HDL语言结构所提供的这种功能就可以 构造一个模块间的清晰层次结构来描述极其复杂的大 型设计。
Verilog HDL行为描述语言作为一种结构化和过程性 的语言，其语法结构非常适合于算法级和RTL级的模型 设计。这种行为描述语言具有以下八项功能：
module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable); endmodule
module mytri(out,in,enable); output out; input in, enable; assign out = enable? In : 'bz; endmodule
D_bus
A_bus
空格和注释
Verilog 是一种格式很自由的语言。
空格在文本中起一个分离符的作用， 别的没有其他用处。


单行注释符用 //*********
与C 语言一致 多行注释符用 /* ------------------------与C 语言一致 */
特别的标识符
特别标识符是用 “\” 符开始，以空格符结束的标 识符。它可以包含任何可打印的ASCII字符。
• 门级(gate-level): 描述逻辑门以及逻辑门之间的连 接的模型。
• 开关级(switch-level): 描述器件中三极管和储存节 点以及它们之间连接的模型。
VerilogHDL的抽象级别
系统级算法级
寄存器传输级
门级
开关级
Model的抽象层次
Behavioral Models
(function only) if enable is true for (i=0; i<=15; i=i+1)
合法和非法标识符
合法的： shift_reg_a busa_index bus263
非法的：
34net a*b_net n@263
//不能用数字开头 //不能含有非字母符号* //不能含有非字母符号@
Verilog 是大小写敏感的。所有的 Verilog 关键词都是小写的。
课堂练习（二）
建立该模块的verilog描述，未确定的模块名和端口名称自 己定义。
• 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。
• Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关 级的模型设计。
模块的抽象
技术指标：
用文字表示 用算法表示 用高级行为的 Verilog 模块表 示
RTL/功能级：
行为综合 综合前仿真 逻辑综合
用可综合的Verilog模块表示
Verilog HDL的应用
Verilog HDL作为一种高级的硬件描述编程语言，有着 类似C语言的风格。其中有许多语句如：if语句、case语 句等和C语言中的对应语句十分相似。

如果已经掌握C语言编程的基础，那么学习 Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方 面着重理解，并加强上机练习就能很好地掌握它，利用它 的强大功能来设计复杂的数字逻辑电路。
用Verilog设计的步骤
include
仿真器
文件
厂家元件
库文件
设计文件
编译器
输入文件： 激励和期望 的输出信号
仿真器
输出文件：激 励和实际输出 的信号
内部信号 声明； 指电路内部 线网和寄存 器等
功能定义， 内部信号 流实现逻 辑功能
模块的端口定义
模块的端口声明了模块的输入输出口。 其格式如下
module 模块名(端口1，端口2，端口3，端口4..)；
模块内容
模块内容包括I/O说明，内部信号声明和功能定义 及描述。每一语句后用;表示该语句结束 I/O说明的格式如下：
简单的VerilogHDL模块
例[2.1.1]: module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum}=a+b+cin; endmodule 这个例子描述了一个三位的加法器。从例子中可以看出整 个Verilog HDL程序是嵌套在module和endmodule声明语句 里的。

Verilog HDL的应用
• 可描述顺序执行或并行执行的程序结构。 • 用延迟表达式或事件表达式来明确地控制过程的启动时间。 • 通过命名的事件来触发其它过程里的激活行为或停止行为。