LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX21 IS
PORT( A , B: IN STD_LOGIC;
SEL: IN STD_LOGIC;
C: OUT STD_LOGIC);
END ENTITY MUX21;
ARTHITECTURE ONE OF MUX21 IS
9标准逻辑位有九种定义值‘X’表示强未知；‘1’表示强1；‘U’表示未初始化；‘W’表示；‘Z’表示。
10一般硬件描述语言可以在三个层次上进行电路描述其层次由高到低依次可分为行为级，RTL级和。
二、选择题（10×2分=20分）
1结构体中的语句是，进程中的语句是。
A顺序的，并行的；B并行的，顺序的；
C顺序的，顺序的；D并行的，并行的。
10 VHDL数据对象有三种，下列那另一种不是。
A变量；B常量；C矢量；D信号量。
三、简答（4×5分＝20分）
1简述WHEN-ELSE条件赋值语句和IF-ELSE顺序语句的异同。
2描述VHDL的程序结构。
3阐述过程和函数的区别。
4阐述BIT，BIT_VECTOR，STD_LOGIC和STD_LOGIC_VECTOR的不同。
3 FPGA英文：和中文：。
4 A为实数类型的变量，
A:=16#0E.04#E+2; --A的值为。
5元件例化的作用由和两部分组成
6 VHDL源程序的文件名应与相同，文件类型是（后缀名），否则无法通过编译。
7 VHDL的数据对象包括、和，它们是用来存放各种类型数据的容器。
8 VHDL允许定义两种不同类型的数组，即数组和数组。
四、程序分析题（每小题均有错误，指出错误之处并说明错误原因）（共10分）
1分析以下程序段中的赋值语句，判断正误并指明错误原因。（2分）
VARIABLE A，B，C：BIT;
SIGNAL K, L, M, N: BIT;
...
A<=C AND B;
N:=M;
K<=L;
2指出以下CASE语句中的语法错误。（2分）
试题
2009年~ 2010年第二学期
课程名称：EDA技术及应用专业年级：
考生学号：考生姓名：
试卷类型：A卷■B卷□考试方式:开卷□闭卷■
……………………………………………………………………………………………………………………
一、填空（20×1分＝20分）
1 SOPC英文：和中文：。
2 VHDL英文：和中文：。
A信号赋值可以有延迟时间；
B信号除当前值外还有许多相关值，如历史信息等，变量只有当前值；
C信号可以是多个进程的全局信号；
D号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。
9下列不是并行语句的是。
A块语句，进程语句；
B IF语句，CASE语句；
C子程序调用，元件例化GNAL value : INTEGER RANGE 0 TO 15;
SIGNAL out1 : STD_LOGIC ;
...
CASE value IS
WHEN 0 => out1<= ‘1’ ;
WHEN 1 => out1<= ‘0' ;
END CASE;
...
3指出下列程序段中的错误。（2分）
...
PROCESS（CLK）
VARIABLE CNT：INTEGER；
BEGIN
WAIT UNTIL CLK'EVENT AND CLK = ‘1’；--等待时钟CLK的上沿
IF (CLR= ‘1’OR CNT=9) THEN
CNT<=0；
ELSE
CNT<=CNT+1；
END IF；
END PROCESS；
2进程中的信号赋值语句，其信号更新是_____。
A按顺序完成；B比变量更快完成；
C在进程的最后完成；D都不对。
3 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
A器件外部特性；B器件的内部功能；
C器件的综合约束；D器件外部特性与内部功能。
4下列标识符中，__________是不合法的标识符。
A State0；B 9moon；C Not_Ack_0；D signall。
5关于VHDL中的数字，请找出以下数字中最大的一个：__________。
A 2#1111_1110#；
B 8#276#；
C 10#170#；
D 16#E#E1。
6下面既是并行语句又是顺序语句的是。
BEGIN
PROCESS（A，B，SEL）
BEGIN
IF SEL =‘0’ THEN C := A;
ELSE C := B;
END IF;
END PROCESS;
END ARTHITECTURE ONE;
4下面程序段中CLK（时钟端），CLR（清零端）均定义为BIT类型，CNT定义为INTEGER类型，指出下列程序段中的语法错误。（4分）
A变量赋值；B信号赋值；
C PROCESS语句；D WHEN…ELSE语句。
7在VHDL中，用语句（）表示clock的下降沿。
A clock’EVENT；B clock’EVENT AND clock=’1’；
C clock=’0’；D clock’EVENT AND clock=’0’。
8下列关于VHDL中信号说法不正确的是：。
五、程序设计题（30分）
1下图是74LS138的外观图，请用VHDL编写程序实现其功能。（10分）
2用VHDL设计一个带清零CLR和复位RST的24进制的计数器。（10分）
3利用VHDL设计一个8选1多路选择器。