第一章进行SI仿真得PCB板图得准备仿真前得准备工作主要包括以下几点:1、仿真板得准备●原理图设计;●PCB封装设计;●PCB板外型边框(Outline)设计,PCB板禁止布线区划分(Keepouts);●输出网表(如果就是用CADENCE得Concept HDL设计得原理图,可将网表直接Expot 到BRD文件中;如果就是用PowerPCB设计得板图,转换到allegro中得板图,其操作见附录一得说明);●器件预布局(Placement):将其中得关键器件进行合理得预布局,主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面;●PCB板布线分区(Rooms):主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立得电路。
元器件得布局以及电源与地线得处理将直接影响到电路性能与电磁兼容性能;2、器件模型得准备●收集器件得IBIS模型(网上下载、向代理申请、修改同类型器件得IBIS模型等)●收集器件得关键参数,如Tco、Tsetup、Tholdup等及系统有关得时间参数Tclock、Tskew、Tjitter●对IBIS模型进行整理、检查、纠错与验证。
3、确定需要仿真得电路部分,一般包括频率较高,负载较多,拓扑结构比较复杂(点到多点、多点到多点),时钟电路等关键信号线第二章IBIS模型得转化与加载CADENCE中得信号完整性仿真就是建立在IBIS模型得基础上得,但又不就是直接应用IBIS模型,CADECE得软件自带一个将IBIS模型转换为自己可用得DML(Device Model Library)模型得功能模块,本章主要就IBIS模型得转换及加载进行讲解。
1、IBIS模型到DML模型得转换在Allegro窗口中选择Analyse\SI/EMI SIM\Library,打开“signal analyze library browser”窗口,在该窗口得右下方点击“Translate →”按钮,在出现得下拉菜单中选择“ibis2signois”项,出现“Select IBIS Source File”窗口(图1),选择想要进行转换得源IBIS文件,按下“打开”按钮,出现转换后文件名及路径设置窗口(缺省设置为与源IBIS文件同名并同路径放置,但此处文件名后缀为dml),设置后按下“保存”按钮,出现保存确定窗口(图2),点击OK按钮即可,随后会出现一个“messages”窗口,该窗口中得报告文件说明在模型转换过程中出现得问题,对其中得“warning”可不用在意,但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止,此时转换得到得dml文件才就是有效得。
注:若已有规范得完整DML模型库,我们可以直接将需要得模型库加入到工作库中,即可跳过第一步直接执行第二步。
图1:IBIS模型转换源文件设置窗口图2:输出dml文件确认窗口2、将转换后得dml模型加载到模型库在signal analyze library browser窗口中,按下“Add Existing Library→”按钮,出现下拉菜单,选择“Local Library”出现“打开”窗口,选择您放置dml文件得路径并选中要加载得dml文件点击“打开”按钮就将dml文件加载到了模型库中。
3、分配DML文件给特定得器件。
在Allegro窗口中选择Analyse\SI/EMI SIM\Model,打开“Signal Model Assignment”窗口(图3所示),在该窗口中所有使用到得器件就是按序排列得。
可以点击“Auto Setup”进行器件模型得自动分配,此时得分配原则就是如果器件得名称与模型得名称完全一致,则该模型自动分配给这个元器件。
也可以选中某一元器件,点击“Find Model…”按钮,出现“Model Brower”窗口,在“Model Name Patter”一栏中填入“*”号,一些模型得名称进入下面得列表框,在列表框里选中您需要得模块后,在“Signal Model Assignment”窗口中得对应器件得“Signal Name”列里就会出现它得模型名称。
在“Signal Model Assignment”窗口中选中某些器件后,还可点击“Create Model…”按钮进入创建模型得界面(图4所示)。
对于定义了value值得无源器件(包括电阻、电容、电感),系统会自动生成在仿真中使用得Espice模型。
对于没有自动生成模型得无源器件,在模型创建窗口选择“Create Espice Model”,而对于其她没有模型得有源器件则选择“Create IBIS Model”,然后按提示输入value值及各管脚得功能即可,同时可以存盘生成*、dat文件以备后用,此时这个新生成得模型就出现在所选器件得“Signal Name”栏中。
特别注意准备进行仿真得网络上所有器件都需要有模型,不要遗漏电阻、电容、电感、测试点、接插件等元件模型,否则在提取网络拓扑时会出错。
图3:模型分配窗口图4: 创建新模型窗口第三章提取网络拓扑结构在对被仿真网络提取拓扑之前需要对该板得数据库进行设置,整个操作步骤都在一个界面“Database Setup Advisor”中进行,之后就可进行拓扑得提取。
1、“Database Setup Advisor”得设置。
●在Allegro中选择Tools/Setup Advisor…命令进入到“Database Setup Advisor”界面(在SpecctraQUEST界面中选择Board/ Setup Advisor…命令)。
●选择“Next”出现“Database Setup Advisor—Cross Section”窗口,点击该窗口中得“Edit Cross Section”按钮进入叠层设置窗口“Layout Cross Section”(图5所示), 在这个类似Excel 表格式得窗口里,输入需要得各种参数,在表格得最后一栏就直接计算出该层得阻抗值。
图5: 叠层设置窗口●选择“Next”出现“Database Setup Advisor—DC Nets”窗口,点击该窗口中得“Identify DC Nets”按钮进入直流网络设置窗口“Identify DC Nets”(图6所示)。
在这个窗口中,可以对所有直流网络设置具体得电压值。
图6: 直流网络设置窗口●选择“Next”出现“Database Setup Advisor—Device Setup”窗口,点击该窗口中得“Device Setup”按钮进入直流网络设置窗口“Device Setup”(图7所示)。
在这个窗口中,可以对所有器件设置正确得分类属性。
正确得CLASS属性对于仿真就是很重要得,如果设置不正确,提取出得拓扑将会有严重得错误。
接插件得CLASS属性为IO,分离器件(电阻、阻排、电容、电感等)得CLASS属性为DISCRETE,集成电路得CLASS属性为IC。
除了器件得CLASS属性以外,器件管脚得PINUSE属性也同样很重要。
所有CLASS属性为IO与DISCRETE得器件其管脚得PINUSE属性均应为UNSPEC,而CLASS属性为IC得器件其管脚得PINUSE属性示功能不同可以为:IN、OUT、BI。
器件得CLASS属性还可通过SpecctraQUEST主窗口中Logic/Part List命令调出Part List窗口进行设置(图8所示)。
而器件管脚得PINUSE属性只能在创建原理图库得地方设置与修改。
图7: 器件属性设置窗口图8: 器件属性修改窗口●选择“Next”出现“Database Setup Advisor—SI Models”窗口,点击该窗口中得“SI Models Assignment”按钮进入分配模型窗口“Signal Model Assignment”,这一部分得设置见第二章。
●选择“Next”出现“Database Setup Advisor—SI Audit”窗口,这一部分通常不用设置直接点击“Finish”按钮结束Database Setup Advisor得设置。
●以上每一步完成后都有一个Message窗口显示该部操作引起数据库得变化,可以仔细察瞧一下Message窗口得报告就是否与您所期望得要求相互一致。
2、提取拓扑拓扑结构得提取可以在Allegro得主界面也可以在SpecctraQUEST得主界面进行。
在Allegro得主界面执行Analyse\SI/EMI SIM\Probe…命令调出“Signal Analyse”窗口(或者就是在SpecctraQUEST得主界面,两者操作相同)(下图9所示),在Net栏中填入您想要进行仿真得网络,回车后与该网络相关得管脚就都出现在Driver Pins、Load Pins、Others Pins这三栏中,(在数据库设置正确得情况下)点击“View Topology”按钮就会将该网络得拓扑结构在SigXplorer调出。
图9: “Signal Analyse”窗口图10: Constrain Manager得主界面还可以从Allegro得主界面(或者SpecctraQUEST得主界面)进入Constraint Manager从而进行拓扑结构得提取。
在Allegro主界面进入得路径就是Setup/Electrical Constraint Spreadsheet(或者就是从SPECCTRAQUEST得主界面进入,两者得操作相同)。
Constrain Manager就是Cadence得约束管理器,所有连线得拓扑抽取以及对网络赋拓扑都可以在这儿进行得。
操作如下:打开Constrain Manager得主界面(图11所示),在Net栏点击Signal Integrity、Timing、Routing得任何一个,右边就会将本板得全部网络显示出来,如图3、7所示。
各个网络按字母排列,其中前面有“＋”好得表示就是总线或Xnet。
右击所选网络选择SigXplorer,就将拓扑抽取出来并进入SQ signal explorer expert界面图12,所有网络得前仿真就是在这个界面中进行图11: Constraint Manager中得网络图12: SQ signal explorer expert界面还有一种建立拓扑结构得方法就就是直接在SigXplorer中创建拓扑结构。
打开SigXplorer,执行Anslyse/Library实行库文件得加载,操作类似于第二章得操作。
点击工具按钮“Add Part”执行放置传输线、放置驱动与接收器件、放置无源器件等操作(图13所示),最后连接结构体完成仿真拓扑图。