100%
4
0
4
命中
66.67%
8
0
8
命中
50.0%
64
2
0
不命中
60.0%
128
4
0
不命中
71.43%
120
3
24
命中
62.50%
130
4
2
命中
55.56%
不预取：
地址
块号
块内地址
是否命中
0
0
0
不命中
4
0
4
命中
8
0
8
命中
16
0
16
命中
64
2
0
不命中
128
4
0
不命中
120
3
24
不命中
预取对性能一定有提升。
3.cache块大小对不命中率的影响：cache容量较小时，块越大不命中率越大；cacher容量一定（较大），块越大不命中率越低，一定程度不变。
4.替换算法对不命中率的影响：LUR和随即算法的不命中率随着相联度的增加而减少且随着cache容量增加而减少；在相联度相同，cache容量相同时，使用LUR替换算法的不命中率比随即算法的不命中率小；当cache容量增大到一定程度，相联度达到一定程度时，不命中率不会再降低，且与算法的选择关系不大。
4.理解LRU与随即算法的基本思想以及它们对cache性能的影响。
实
验
内
容
、
步
骤
及
结
果
1.验证性实验
1.cache容量对不命中率的影响：cache容量越大命中率越高,增速逐渐降低趋近于1。
2.相联度对不命中率的影响：当cache容量一定时，不命中率先是随着相联度增加而减小，但增加一定程度后，不命中率不会降低；当相联度相同，相联度较小时，cache容量越大不命中率就越低，但相联度达一定程度时，再增大cache容量就没有意义。
0.60%
0.53%
256kb
0.49%
0.45%
32kb
1.42%
1.52%
16kb
2.65%
2.65%
4kb
4.48%
4.16%
Cache容量大于32kb时，小于8kb，独立cache不命中率低于统一cache;Cache容量大于8kb小于32kb时，独立cache不命中率高于统一cache.
总
计算机系统结构实验报告
班级
2010级
实验日期
2013.3.29
实验成绩
姓名
学号
实验名称
Cache性能分析
实
验
目
的
、
要
求
及
器
材
1.加深对cache的基本概念，基本组织结构以及基本工作原理的理解。
2.掌握cache容量，相关度。块大小对cache性能的影响。
3.掌握降低cache不命中率的各种方法以及对这些方法对提高cache性能的好处。
3.思考题（调研内容）
Intel 酷睿i7 3610QM：3层cache,一层128kb,二层512kb,三层6M（共享）AMD 羿龙II X4 N970：2层cache,1层128kb,2层2M.
都是分离cache。
4.探究性实验
块大小
统一cache
独立cache
64kb
0.89%
0.79%
128kb
2.补充实验
Cache预取的思想是什么：如果cache不命中，在把包括访问字在内的一块取到cache中之后，还要把紧接着的下一块也取到cache中。
在模拟器中，能否设计实验模拟Cache的预取过程？请设计实验直观展示，并在检查时加以说明：能；块大小32B，预取
地址
块号
块内地址
是否命中
命中率
0
0
0
不命中
结
总结：了解了cache容量，大小，相联度，替换算法对cache性能的影响。实验过程遇到很多问题，通过和同学的沟通，理解并解决。
附
录
（源程序清单，如果有的话）