专业：电子信息工程班级：电信1305班日期：2015.5.5 第3次实验
姓名：康健组别： 6 指导教师：成绩：
实验课题：EDA多功能数字钟
1、已知条件
Quartus II软件、FPGA实验开发装置。

2、主要技术指标
以数字形式显示时、分、秒的时间；小时计数器为同步24进制；要求手动校时、校分。

3、实验用仪器
PC、FPGA开发板、示波器、稳压电源等
4、电路工作原理
所谓的时钟，其实本质上就是计数器。

以开发板上的晶振时钟作为时间基准。

然后通过分频模块（计数器）进行分频，得到1Hz的脉冲信号作为秒的信号脉冲，然后用模60的计数器构成秒的计数单元。

每记60下就自动清零且产生进位信号。

将这个进位信号作为分的计数器的使能信号，其中，分计数器也是模为60的计数器。

这里的计数器都是由模10和模6 组成的BCD码的计数器。

个位和十位分别是一个四位的数字。

同理，每记满60，分计数器就会产生一个进位信号，这个进位信号作为小时的使能信号。

小时的计数器就是模24的BCD计数器。

注意，这里的整个电路都是用1HZ的频率作为时间脉冲的，也就是说，这个电路是同步时序的电路。

通过使能，来控制各个部分的时序逻辑。

将小时和分的使能信号在总是为有效电平和下一级进位信号做选择，就是时钟调时状态和正常计时状态的切换。

当在调时状态的时候，时钟每完成一个周期，无论是分钟还是小时，就向前加1,。

最后，将分钟和小时通过译码器连接到数码管。

将秒直接连接到LED灯，完成整个工程的基本功能（扩展功能见选作的实验报告）。

5、电路设计与调试
1、模10计数器的设计
2、模6计数器的设计
3、模60计数器设计（分、秒计数）
4、模24计数器设计（小时计数）
5、译码器设计
6、分频器设计
7、时钟整体结构设计
6、电路的仿真：
1、小时进位的验证：
2、分钟进位的验证：
3、秒进位的验证：
4、testbench的源代码：
7、主要技术指标的测量：
板子上电以后，将程序下载到板子里面，按复位（rst），时钟开始从零点正常计时。

8个led 显示秒十位和个位的二进制数码。

数码管显示分和小时的二进制数字。

按下调试按钮，分钟或者小时开始不断的+1，达到调节时间的效果。

8、实验的分析研究：
1、调试仿真代码时应该分快进行仿真，保证所有的子模块逻辑无误后，再进行模块的的联调联试。

如果一开始就对于整体进行仿真，很有可能出现无法检查出来的逻辑错误。

2、只有在仿真没有错误的前提下再下载到板子上面进行调试。

否则可能烧坏板子。

3、在仿真的时候，可以将分频器去掉，这样虽然时间与实际的时间不相符，但是可以更快的得到仿真结果。

同样可以看到时钟是否存在逻辑错误。

4、板子上电以后，复位以后再观察结果。

9、实验总结：
1、本次实验，学会了如何用Verilog设计简单的数字电路。

而且学会了对于电路进行仿真。

2,、更加深刻的理解了同步时序电路和异步时序电路的区别。

3、深刻了对于Verilog以及FPGA的热爱。

感受到了eda的方便简单。

4、在实现了基本功能的基础上，后续又添加了闹钟、整点计时等附加功能。

详见附加实验的实验报告。