使用手册目 录第一章综述 (1)EP1C12核心板资源介绍 (1)FPGA开发板资源介绍 (2)第二章 系统模块功能介绍 (5)EP1C12核心板模块说明EP1C12F324C8芯片说明 (7)NOR FLASH模块说明 (8)SRAM模块说明 (9)FPGA接口I/O说明 (10)调试接口JTAG、AS说明 (11)其它功能模块 (12)EP1C12核心板使用注意事项 (15)FPGA开发平台模块说明液晶显示模块 (17)RTC实时时钟模块 (19)USB接口模块 (19)音频CODEC接口模块 (20)EEPROM存储模块 (21)数字温度传感器模块 (22)其它功能模块 (23)FPGA开发平台使用注意事项 (24)附表一核心板载资源与FPGAEP1C12I/O接口对照表 (25)附表二EP1C12与开发板硬件资源I/O接口对照表 (30)第一章综述FPGA开发来台是根据现代电子发展的方向，集EDA和SOPC系统开发为一体的综合性实验开发系统，除了满足高校专、本科生和研究生的SOPC教学实验开发之外，也是电子设计和电子项目开发的理想工具。

整个开发系统由核心板EP1C12、SOPC开发平台和扩展板构成，根据用户不同的需求配置成不同的开发系统。

EP1C12核心板EP1C12核心板为基于Altera Cyclone器件的嵌入式系统开发提供了一个很好的硬件平台，它可以为开发人员提供以下资源：1主芯片采用Altera Cyclone器件EP1C12F324C82EPCS4I8配置芯片34个用户自定义按键44个用户自定义LED51个七段码LED6标准AS编程接口和JTAG调试接口750MHz高精度时钟源8三个高密度扩展接口9系统上电复位电路10支持+5V直接输入，板上电源管理模块系统主芯片采用324引脚、BGA封装的E1C12 FPGA，它拥有12060个LE，52个M4K 片上RAM（共计239616bits），2个高性能PLL以及多达249个用户自定义IO。

同时，系统还可以根据用户不同的设计需求来更换其它不同系列的核心板，如： EP1C6、EP2C20、EP3C25等。

所以，不管从性能上而言，还是从系统灵活性上而言，无论您是初学者，还是资深硬件工程师，它都会成为您的好帮手。

图1-1 EP1C12核心板系统功能框图FPGA开发板FPGA开发平台提供了丰富的资源供学生或开发人员学习使用，资源包括接口通信、控制、存储、数据转换以及人机交互显示等几大模块，接口通信模块包括SPI接口、IIC接口、VGA接口、RS232接口、USB接口、PS2键盘/鼠标接口、1－Wire接口等；存储模块包括EEPROM存储器模块等；数据转换模块包括串行ADC、 DAC以及音频CODE等；人机交互显示模块包括8个按键、16个LED发光二极管显示、1602字符型点阵LCD、8位动态7段码管、实时时钟、SD卡等。

上述的这些资源模块既可以满足初学者入门的要求，也可以满足开发人员进行二次开发的要求。

EDA/SOPC实验开发平台提供的资源有：1、标准配置核心板为EP1C12核心板（核心芯片为EP1C12F324C8）。

可更换EP2C20F484C8等其它核心板。

2、1602字符型液晶点阵。

3、RTC，提供系统实时时钟。

4、1个256色VGA接口。

5、1个标准串行接口。

6、1个USB设备接口，利用PDIUSBD12芯片实现USB协议转换。

7、基于SPI或IIC接口的音频CODEC模块。

8、1个蜂鸣器输出模块。

9、2个PS2键盘/鼠标接口。

10、串行ADC和串行DAC模块。

11、IIC接口的EEPROM存储器模块。

12、基于1-Wire接口的数字温度传感器。

13、8位动态七段码管LED显示。

14、16个用户自定义LED显示，8个用户自定义按键输出。

15、一个SD卡接口模块。

16、扩展接口，供用户高速稳定的自由扩展。

图1-2 FPGA系统平台功能框图第二章 系统功能介绍核心板系统功能介绍本节将重点介绍SOPC-NIOSII-EP1C12核心板上所有的组成模块及其电路原理。

图2-1是整个核心板的模块布局图，表2-1是对应的组成部分及其功能的简单描述。

图2-1 SOPC-NIOSII-EP1C12布局图序号名称功能描述主芯片EP12C12F324C8U1 CycloneII存储单元Mbits主动串行配置器件U2 EPCS416416U3 NOR Flash 8 Mbytes线性Flash存储器U4，U5 SRAM两片组成1 Mbytes，即256K×32bits接口资源JP1-JP3 扩展接口出了板上固定连接的IO引脚，还有多达180个左右的用户自定义IO口通过不同的接插件引出，供用户进行二次开发JP4 JTAG调试接口供用户下载FPGA代码，实时调试Nios II CPU，以及运行Quartus II提供的嵌入式逻辑分析仪SignalTap II等JP5 AS编程接口待用户调试FPGA成功后，可通过该接口将FPGA配置代码下载到配置器件中人机交互BT1-BT4 自定义按键4个用户自定义按键，用于简单电平输入，该信号直接与FPGA的IO相连RESET 复位按键该按键在调试Nios II CPU时，可以作为复位信号，当然也可以由用户自定义为其它功能输入LED1-LED4 自定义LED 4个用户自定义LED，用于简单状态指示，LED 均由FPGA的IO直接驱动7SEG-LED 七段码LED静态七段码LED，用于简单数字、字符显示，直接由FPGA的IO驱动时钟输入U8 晶振高精度50MHz时钟源，用户可以用FPGA内部PLL或分频器来得到其它频率的时钟电源J1 直流电源输入直流电源适配器插座，适配器要求为+5V/1A U6，U7 电源管理负责提供板上所需的3.3V和1.2V电压表2-1 系统组成部分及其功能描述下面对板上的各个模块及其与FPGA硬件的连接逐一作详细说明。

Cyclone FPGA器件（U1）继Altera公司成功推出第一代Cyclone FPGA后，Cyclone一词便深深的烙在广大硬件工程师心中，一时间它便成为低功耗、低价位以及高性能的象征。

本标配开发板上采用的FPGA是EP1C12F324C8，也可以选配EP1C20核心板或更高的核板。

下面介绍EP1C12核心板的有关特性。

它们都是Altera Cyclone系列中的一员，其核心板主芯片采用324引脚的BGA封装，表2-2列出了EP1C12的有关资源特性，更详细的特性请参阅其数据手册。

特性 EP1C12逻辑单元LEs 12,060M4K Memory Blocks 52所有RAM Bits 239,616PLLs 2用户可用I/O 249基本串行主动配置器件EPCS4表2-2 EP1C12F324C8资源列表图2-2 EP1C12F324C8芯片管脚示意图如图2-2所示BGA封装的FPGA（EP1C12）的管脚名称用行、列合在一起来表示。

行用英文字母表示，列用数字来表示。

通过行列的组合来确定是哪一个管脚。

如A2表示A行2列的管脚。

F3表示F行3列的管脚。

开发板上提供了两种途径来配置FPGA：¾使用Quartus II软件，配合下载电缆从JTAG接口下载FPGA所需的配置数据，完成对FPGA的配置。

这种方式主要用来调试FPGA或Nios II CPU，多在产品开发初期使用。

¾使用Quartus II软件，配合下载电缆，通过AS接口对FPGA配置器件进行编程，在开发板下次上电的时候，会完成对FPGA的自动配置。

这种模式主要用来产品定型后，完成对FPGA代码的固化，以便产品能够独立工作。

核心芯片的JTAG接口电路和AS接口电路的一些具体的参数将在后面介绍。

NOR Flash（U3）核心板上提供了1片容量为2Mbytes（2M×8bits）NOR Flash存储器—————AM29LV017D，在FPGA器件上实现的NIOS/NOISII嵌入式处理器可以使用FLASH存储器作为通用只读存储器和非易失性存储器，用户可以将基于NIOS/NIOSII处理器的应用程序通过编程器写入到该FLASH中，在程序运行前，将FLASH中的代码复制到其它速度更快的易失性存储器中（如SRAM、SDRAM等），然后运行。

该芯片支持3.0～3.6V单电压供电情况下的读、写、擦除以及编程操作，访问时间可以达到90ns。

AM29LV017D由32个64Kbytes的扇区组成，每个扇区都支持在线编程。

另外，该芯片在高达125℃条件下，依然可以保证存储的数据20年不会丢失。

具体的芯片有关参数请读者参照其数据手册。

NOR Flash的相关引脚与FPGA的IO接口对应关系见附表一，其硬件连接电路如图2-3所示。

在硬件连接上，NOR FLASH与SRAM共用数据端口（D0—D7）和地址端口（A2-A19）。

图2-3 NOR Flash硬件连接电路图SRAM（U 4, U5）核心板上的SRAM由2片3.3V CMOS静态RAM IDT71V416组成容量为256K ×32bits的存储空间，高速度SRAM和高带宽数据总线，保证了Nios II CPU可以工作在非常高效的状态。

本开发板所用的SRAM为-10等级的，这就意味着Nios II CPU 可以在32位总线带宽情况下，以100MHz的速度进行读写操作，数据吞吐率高达到400Mbyets/S。

具体的芯片有关参数请读者参照其数据手册。

SRAM与FPGA的IO接口的对应关系见附表一，其硬件连接电路图如图2-4。

图2-4 SRAM硬件连接电路图扩展接口核心板上提供的资源模块占用了部分FPGA引脚，除此之外，还有164个左右的可用IO供用户自定义使用，这些IO通过JP1、JP2、JP3扩展接口引出。

JP1、JP2和JP3分别位于核心板的左右两边和上边，分别通过间距为2.54mm的标准双排针插座，提供了164个用户自定义IO，以满足普通用户的一般需要。

同时这些标准的双排针插座通过与EDA/SOPC实验开发平台上的与之对应的标准双排孔插座相接，使实验平台上的用户接口与核心板相连构成一个完整的实验开发平台。

JP1、JP2、JP3的引脚定义如图2-5所示，JP1、JP2、JP3其引脚与FPGA的IO接口的对应关系见附表：图2-5 JP1-JP3所使用的接插件及其引脚定义JTAG调试接口在FPGA开发过程中，JTAG是一个比不可少的接口，因为开发人员需要下载配置数据到FPGA。

在Nios II开发过程中，JTAG更是起着举足轻重的作用，因为通过JTAG接口，开发人员不仅可以对Nios II系统进行在线仿真调试，而且还可以下载代码或用户数据到CFI Flash中。