CBIC的设计和版图规则：
版心面积较小，无冗余元件，但建库工作量大， 所 有掩膜层需定制，晶体管和互连由定制方法连接；可以内 嵌定制的功能块；制造周期较短。 标准单元的版图结构见图1.3，两层金属的布局及布 线见图1.4。单元按等高不等宽的方式排列成行，行间留 出布线通道，金属1和金属2采取互相垂直运行。上方和下 方的最底层金属分别为VDD和GAN(VSS)。在n阱区内进行P 扩散形成P沟MOS器件，在P阱区扩散N型N形成MOS器件。 MOS器件的源漏之间采用金属栅或者多晶栅。源、漏（栅） 开引线孔，经金属线互连构成电路。各单元与其它单元之 间通过中心连接点的引线孔连接。 在采用多层金属的结构中，金属层之间的连接也是通 过特定的过孔实现。
阶段 发展 MSI (1966) LSI (1971) VLSI (1980) ULSI (1990)
主要特征 元件数/芯片 特征线宽(um) 速度功耗乘积 (uj) 栅氧化层厚度 (nm) 102-103 10-5 102-10 120-100 103-105 5-3 10-1 100-40 105-107 3-1 1-10-2 40-15 107-108 <1 <10-2 15-10
Intel 公司第一代CPU—4004
电路规模：2300个晶体管 生产工艺：10um 最快速度：108KHz
Intel 公司CPU—386TM
电路规模：275,000个晶体管 生产工艺：1.5um 最快速度：33MHz
Intel 公司CPU—Pentium® 4
电路规模：4千2百万个晶体管 生产工艺：0.13um 最快速度：2.4GHz

晶片直径(Wafer Diameter)
为了提高集成度，可适当增大芯片面积。然而，芯片面积 的增大导致每个圆片内包含的芯片数减少，从而使生产效 率降低，成本高。采用更大直径的晶片可解决这一问题。 晶圆的尺寸增加，当前的主流晶圆的尺寸为8吋，正在向 12吋晶圆迈进。

芯片面积(Chip Area)
各种封装好的集成电路
集成电路芯片显微照片
集成电路芯片键合

集成电路的发展
摩尔定律 两个指标：集成规模、特征尺寸


集成电路的分类
器件结构类型：双极型、MOS、BiMOS 集成规模：SSI、MSI、LSI、VLSI、ULSI、GSI 使用的基片材料：单片集成、混合集成 电路功能：数字、模拟、数模混合 应用领域：标准通用集成电路和专用集成电路
标准单元（SC：Standard Cell） 积木块（BB：Building Block Layout） 1）标准单元法 概念：从标准单元库中调用事先经过精心设计的逻辑
单元，排列成行，行间留有可调整的布线通道，再按功
能要求将各内部单元以及输入/输出单元连接起来，形 成所需的专用电路。
芯片布局：芯片中心是单元区，输入/输出单元和压
集成电路今后的发展趋势

在发展微细加工技术的基础上，开发超高速度、 超 高集成度的IC芯片。 利用先进工艺技术、设计技术、封装技术和测试技 术发展各种专用集成电路 (ASIC)， 特别是开发更 为复杂的片上系统(SOC)，不断缩短产品上市时限， 产品电路的功能分类
按应用领域分类
标准通用集成电路 通用集成电路是指不同厂家都在同时生产的用量极 大的标准系列产品。这类产品往往集成度不高，然而社 会需求量大，通用性强。 专用集成电路 根据某种电子设备中特定的技术要求而专门设计的 集成电路简称ASIC，其特点是集成度较高功能较多，功 耗较小，封装形式多样。
1.2集成电路设计方法
Year of introduction 1971 1972 1974 1978 1982 1985 1989 1993 1997 1999 2000
Transistors 2,250 2,500 5,000 29,000 120,000 275,000 1,180,000 3,100,000 7,500,000 24,000,000 42,000,000
1.1、集成电路的发展与应用
集成电路：Integrated Circuit ，缩写IC
IC是通过一系列特定的加工工艺，将晶体管、二极管 等有源器件和电阻、电容、电感等无源器件，按照一定 的电路互连，“集成”在一块半导体晶片（如硅或砷化 镓）上，封装在一个外壳内，执行特定电路或系统功能 的一种器件。
就设计方法而言，设计集成电路的方法可以分为三种方式：
全定制（Full-Custom Design Approach）
半定制（Semi-Custom Design Approach） （标准单元、积木块、门阵列、门海） 可编程IC （PLD：Programmable Logic Device） （ PROM 、GAL 、PLA、 PAL、 PLD 、FPGA ）
1.2.1．全定制设计简述
全定制ASIC是利用集成电路的最基本设计方法（不使用现 有库单元），对集成电路中所有的元器件进行精工细作的设计 方法。全定制设计可以实现最小面积，最佳布线布局、最优功 耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路， 数模混合电路以及对速度、功耗、管芯面积、其它器件特性 （如线性度、对称性、电流容量、耐压等）有特殊要求的场合； 或者在没有现成元件库的场合。 特点：精工细作，设计要求高、周期长，设计成本昂贵。 由于单元库和功能模块电路越加成熟，全定制设计的方法 渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采 用全定制设计的现象越来越少。
集成电路版图设计
张忠谋（1931年7月10日—）， 台湾积体电路制造股份有限公司 （台积电）创始人，现任台积电 董事长，有“芯片大王”、台湾 “半导体教父”之称。
第一章 引言

1.1、集成电路的发展与应用 1.2、集成电路的设计方法 1.3、集成电路的设计流程 1.4、集成电路的版图设计
焊块在芯片四周，基本单元具有等高不等宽的结构，布 线通道区没有宽度的限制，利于实现优化布线。
标准单元
CBIC的主要优、缺点：
※ 用预先设计、预先测试、预定特性的标准单元库，省时、 省钱、少风险地完成ASIC设计任务。 ※ 设计人员只需确定标准单元的布局以及 CBIC中的互连。 ※ 标准单元可以置放于芯片的任何位置。 ※ 所有掩膜层是定制的； ※ 可内嵌定制的功能单元； ※ 制造周期较短，开发成本不是太高。 ※ 需要花钱购买或自己设计标准单元库； ※ 要花较多的时间进行掩膜层的互连设计。 具有一个标准单元区与4个固定功能块的基于单元的ASIC示 意图见图1.2。
1.2.2.1 基于标准单元的设计方法
该方法采用预先设计好的称为标准单元的逻辑单元， 如门电路、多路开关、触发器、时钟发生器等，将它们按 照某种特定的规则排列成阵列，做成半导体门阵列母片或 基片，然后根据电路功能和要求用掩膜版将所需的逻辑单 元连接成所需的专用集成电路。 单元库中所有的标准单元均采用定制方法预先设计， 如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的 原则排列，留出宽度可调的布线通道。
1.2.2.半定制设计方法简述
半定制设计方法又分成基于标准单元的设计方法和基于 门阵列的设计方法。 基于标准单元的设计方法是：将预先设计好的称为标准单 元的逻辑单元，如与门，或门，多路开关，触发器等，按照 某种特定的规则排列，与预先设计好的大型单元一起组成 ASIC。基于标准单元的ASIC又称为CBIC(Cell based IC)。 基于门阵列的设计方法是在预先制定的具有晶体管阵列的 基片或母片上通过掩膜互连的方法完成专用集成电路设计。 半定制主要适合于开发周期短，低开发成本、投资、风险 小的小批量数字电路设计。
从电子系统的角度来看，集成度的提高使IC进入系统集成或 片上系统(SoC)的时代。

特征尺寸 (Feature Size) / （Critical Dimension）
特征尺寸定义为器件中最小线条宽度(对MOS器件而言， 通常指器件栅电极所决定的沟道几何长度)，也可定义为 最小线条宽度与线条间距之和的一半。 减小特征尺寸是提高集成度、改进器件性能的关键。特征 尺寸的减小主要取决于光刻技术的改进。集成电路的特征 尺寸向深亚微米发展，目前的规模化生产是0.18μm、 0.15 μm 、0.13μm，90nm工艺， 65nm，45nm，一直到 28nm。22nm。
全定制设计要求：
全定制设计要考虑工艺条件，根据电路的复杂和难度决 定器件工艺类型、布线层数、材料参数、工艺方法、极限参 数、成品率等因素。 ※ 需要经验和技巧，掌握各种设计规则和方法,一般由专 业微电子IC设计人员完成； ※ 常规设计可以借鉴以往的设计，部分器件需要根据电 特性单独设计； ※ 布局、布线、排版组合等均需要反覆斟酌调整，按最 佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设 计版图。 ※ 版图设计与工艺相关，要充分了解工艺规范，根据工 艺参数和工艺要求合理设计版图和工艺。
随着集成度的提高，每芯片所包含的晶体管数不断增多， 平均芯片面积也随之增大。芯片面积的增大也带来一系列 新的问题。如大芯片封装技术、成品率以及由于每个大圆 片所含芯片数减少而引起的生产效率降低等。但后一问题 可通过增大晶片直径来解决。

封装(Package)
IC的封装最初采用插孔封装THP (through-hole package) 形式。为适应电子设备高密度组装的要求，表面安装封装 (SMP)技术迅速发展起来。 在电子设备中使用SMP的优点是能节省空间、改进性能和 降低成本，因SMP不仅体积小而且可安装在印制电路板的 两面，使电路板的费用降低60％，并使性能得到改进。
集成电路发展的特点：

特征尺寸越来越小（0.10um） 硅圆片尺寸越来越大（8inch~12inch） 芯片集成度越来越大（>2000K） 时钟速度越来越高（ >500MHz） 电源电压/单位功耗越来越低（1.0V） 布线层数/I/0引脚越来越多（9层/>1200）