input D7; //输入D7；
input CS; //输入CS；
output DOUT; //输出DOUT；
always @(CS or A or D0 or D1 or D2 or D3 or D4 or D5 or D6 or D7 ) //
begin //开始
if (CS==1) //如果CS等于1
2.在选择工程路径和工程名以及顶层文件实体名时，要注意工程名必须与顶层实体名相同，而工程目录可以随便设置，但必须是英文的目录，工程名跟顶层实体名必须也是英文字母开头。
3.文件夹所在的路径名和文件夹名不能用中文，也不能用空格，数字开头。
4.在输入源程序时，要注意分号，在中文输入和英文输入的环境下，它们看似相同，却是不一样的，这样的错误在试验中应该尽量避免，因为这类错误不易被检查出，所以在输入源程序时，要高度重视这个问题。
实验仪器
软件：Altera QuartusⅡ9. 0集成开发环境
实验步骤
1.新建工程，取名mux8_1。
2.新建设计文件，选择“File︱New”，在New对话框中选择Device Design Files下的Verilog File，单击OK，完成新建设计文件。
3.输入源文件，参考程序如下：
module mux8_1 (DOUT, A, D0, D1, D2, D3, D4, D5, D6, D7, CS ); //
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：111
姓名
张龙翔
学号
1108060081
实验组
实验时间
2012、10、
指导教师
栾岚
成绩
实验项目名称
数据选择器及图形设计的方法
实验目的
1.学习数据选择器的设计；
2.进一步了解、熟悉和掌握FPGA开发软件QuartusⅡ的使用方法；
3.学会使用Vector Wave波形仿真和分析；
3’b011 : DOUT = D3; //当A是三位二进制表示的3时，DOUT被赋值为D3输出
3’b100 : DOUT = D4; //当A是三位二进制表示的4时，DOUT被赋值为D4输出
3’b101 : DOUT = D5; //当A是三位二进制表示的5时，DOUT被赋值D5输出
3’b110 : DOUT = D6; //当A是三位二进制表示的6时，DOUT被赋值为D6输出
3’b111 : DOUT = D7; //当A是三位二进制表示的7时，DOUT被赋值为D7输出
default : DOUT = 1; //当A不是以上的值时，DOUT被赋值为1输出
endcase //结束情况
end //结束实体
endmodule //模块结束
4.为设计源码生成图形设计文件。
5.在QuartusⅡ新建图形设计文件。点击File菜单下的New，选择Block diagram/Schematic File。
DOUT <= 0; //DOUT被赋值为0输出
else //否则
case（A）//A的情况
3’b000 : DOUT = D0; //当A是三位二进制表示的0时，DOUT被赋值为D0输出
3’b001 : DOUT = D1; //当A是三位二进制表示的1时，DOUT被赋值为D1输出
3’b010 : DOUT = D2; //当A是三位二进制表示的2时，DOUT被赋值为D2输出
指导教师意见
签名：年月日
注：各学院可根据教学需要对以上栏木进行增减。表格内容可根据内容扩充。
input [2:0] A; //
wire [2:0] A; //
input D0; //输入D0；
input D1; //输入D1；
input D2; //输入D2；
input D3; //输入D3；
input D4; //输入D4；
input D5; //输入D5；
input D6; //输入D6；
6.在新建的图形设计文件中会看到很多小点，再随意的一个地方双击鼠标左键，打开Project会出现一个mux8_1,在右侧栏同时会显示它的顶层图形。
实ห้องสมุดไป่ตู้内容
编译verilog HDL代码，实现数据选择器的功能，并使用QuartusⅡ的图形设计界面完成源码的顶层设计。
实验数据
实验总结
1.由于编译环境是在软件：Altera QuartusⅡ9.0下进行的，而该软件是全英文版，在开始做的时候总是多一个字母少一个字母的，所以为了适应该软件在课下要做好实验预习，同时也应该认真听老师讲课。