数字逻辑实验报告
实验三、综合实验电路
一、实验目的：
通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。

二、实验原理：
根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路
三、实验设备与器件：
主机与实验箱
四、实验内容：
（1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟，要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。

（2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时
的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。

（3）实验设计流程：
（4）输入输出表：
（5）各个功能模块的实现：
A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。

如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。

注解：第一个163器件：
LDN端统一接到清零端ABCD端接地
ENP端接到VCC高电平ENT接高电平VCC
第二个163器件：
LDN端统一接到清零端ABCD端接地
ENP端接到VCC高电平ENT接高电平第一个163的预置位段
分钟部分以及说明：
说明：该部分是实现功能正常计时中的分部分的计时工作。

如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个分输出，接到BCD译码显示器。

注解：该时钟的六个74LS163是级联的，当秒要进位时，此时分钟的163器件的ENT使能端为有效，计数加1.
第一个74LS163接线说明：
LDN端统一接到清零端ABCD端接地
ENP端接到VCC高电平ENT接到秒向分钟进位判断端
第二个163器件：
LDN端统一接到清零端ABCD端接地
ENP端接到VCC高电平ENT接分钟的第一个163的进位判断预置位
端
小时部分以及说明：
说明：该部分是实现功能正常计时中的分部分的计时工作。

如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~2），两个器件采用级联方式，用预置位方法实现跳转；该部分有6个分输出，接到BCD译码显示器。

注释：
LDN端统一接到清零端ABCD端接地
ENP端接到VCC高电平ENT接到分钟向小时进位的预置位判断端第二个163器件：
LDN端统一接到清零端ABCD端接地
ENP端接到VCC高电平ENT接小时一个163的进位判断预置位端B、校对时间部分说明：
电路图及相关说明：
说明：图中的VCMP、VCHP、MP、HP这四个输入操作端即是进行时间校对的操作端口。

当进行校对时间的时候，先把将CRL置于低电平，使表停止工作，（及把分与时的CLK断开），然后VCMP以及VCHP输入高电平，使74ＬS163正常工作，最后手动给以mp以及hp脉冲，让分的部分以及小时的部分每次加1.
C、整点报时部分：
电路图及相关说明：
说明：
（由于不能完全截屏，所以只把最后实现的一部分的图给显示）
当整点报时时，要求响铃时间为不少于5秒，那么为简洁起见，可以使其响铃8秒。

判断依据：当整点时，此时所有的分钟以及秒的为全部为零，由于正常计时的时候，接频率为1hz的脉冲，所以当秒的os4，os5,os6，os7以及om1，om2，om3，om4om5，om6，om7全部为零时，此时响铃即可。

而且此时响铃的时间会从000~111，共8秒。

注解：一个8或门一个8或非门来判断上述条件的成立与否
一个2与门来控制响铃的输出（只有条件成立时，响铃端输出高脉冲）
响铃脉冲接1024hz
D、秒表部分秒表部分以及说明：
电路图及说明：
说明：该图示显示了秒表的一部分，利用原先的计时的功能部分，此时加一个模100的计数器，而其他的几位保持不变。

说明：该图是手动选择计时的表显示是正常计时还是选择秒表；器件：与门、非门搭建的一个选择电路；
整个电路的实现图：
(6)实验电路的波形图分析：
实验波形图分析：
上图的下面的输出部分是秒部分的输出，波形图中间部分是分钟部分的输出。

对应每一个CLK脉冲，os1与CLK相同，os2的频率为os1的二分之一……显然，当秒的os7os6……os1同时高电平时，分钟的最低位加1，即出现一次高电平。

（由于波形图较大，所以没有将小时的部分显示）
（7）实验的完成情况与讨论：
本次实验，实验要求为设计一个电子时钟，考虑到时钟的实用性，应该完成基本的计时，校对时间，秒表，闹钟等功能。

我在这次试验中完成了基本计时，校对时间，秒表，整点报时这四个功能，对于闹钟功能，实验中没有正常完成。

验收情况：2011年5月28号进行验收，所完成功能通过验收。

讨论测试情况：在试验中只是按照基本的功能要求完成实验，测试出现的问题——当控制端CRL拨动时，会出现时间的跳变。

其次，设计的实验电路比较繁琐，没有进行最简化。

五、实验建议：
希望实验课时增多，大家充分了解实验，。

也希望实验室的开放时间也更多一些，大家有更多的机会去改进自己的电路。