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6、硬件测试
将含有载入了设计的FPGA或CPLD的硬件系统进行统一
测试，以便最终验证设计项目在目标系统上的实际工作情况。
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实验开发系统
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2.2 ASIC及其设计流程
一、集成电路工艺的发展特点和规律
九十年代以来，集成电路工艺发展非常迅速，已从亚微米 (0.5到1微米)进入到深亚微米(小于0.5微米)，进而进入到超深亚 微米(小于0.25微米)。其主要特点： – 特征尺寸越来越小 – 芯片尺寸越来越大 – 单片上的晶体管数越来越多 – 时钟速度越来越快 – 电源电压越来越低 – 布线层数越来越多 – I/O引线越集成电路按导电类型可分为双极型集成电路和单极型集成电路,他们都 是数字集成电路. 双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有TTL、 ECL、HTL、LST-TL、STTL等类型。单极型集成电路的制作工艺简单， 功耗也较低，易于制成大规模集成电路，代表集成电路有CMOS、NMOS、 PMOS等类型。
延时特性。
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3）时序仿真：
接近真实器件运行特性的仿真，仿真文件中已包含了
器件硬件特性参数，仿真精度高。
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5、编程下载
将适配后的下载文件，通过通信电缆或专用编程器写至 相应目标器件的过程。
FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法 为：
将以乘积项结构方式构成逻辑行为的器件称为CPLD，它所产生的是熔丝图文件 即JEDEC文件（简称JED文件）。如Lattice的ispLSI系列、Xilinx的XC9500系列、 Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 将以查表法结构方式构成逻辑行为的器件称为FPGA，它所产生的是位流数据文 件。如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。
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④.
门级映射网表：
过程：取出优化后的布尔描述，并利用工艺库中得 到的逻辑和定时上的信息去做网表，网表是对用户所 描述的面积和速度指标的一种体现形式。工艺库中存 有大量的网表，它们的功能相同，但可以在速度和面 积之间权衡。
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3、 适配
适配器也称结构综合器，它的功能是将由综合器产生的 网表文件配臵于指定的目标器件中，使之产生最终的下载文 件，如JEDEC、Jam格式的文件。适配所选定的目标器件 (FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某 一具体的目标器件进行逻辑映射操作，其中包括底层器件配 臵、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后 可以利用适配所产生的仿真文件作精确的时序仿真，同时产 生可用于编程的文件。
功能 仿真
时序与功能 门级仿真 1.功能仿真 2.时序仿真
2.JTAG方式下载
3.针对SRAM结构的配置 4.OTP器件编辑
(One Time Programming)
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2.1.1 设计输入(原理图／HDL文本编辑)
1. 图形输入
原理图输入 图 形 输 入
状态图输入
波形图输入
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1、设计输入（原理图/HDL文本编辑）
– 1）在发展微细加工技术的基础上，开发超高速、超高 集成度的电路。 – 2）迅速、全面地利用已达到的或已成熟的工艺技术、 设计技术、封装技术、和测试技术等发展各种专用集成 电路（ASIC）。 从另一个角度来说，进入90年代以来，电子信息类产品的 开发明显地出现了两个特点：
1、开发产品的复杂程度加深，出现SOC；
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发展规划代次的指标
年份 最小线宽 (μ m ） DRAM容量 每片晶体管数 （M） 芯片尺寸 (平方毫米） 频率 (兆赫） 1997 0.25 256M 11 300 750 1999 0.18 1G 21 440 1200 2001 0.15 1G~4G 40 385 1400 2003 0.13 4G 76 430 1600 2006 0.10 16G 200 520 2000 2009 0.07 64G 520 620 2500 2012 0.01 256G 1400 750 3000
第2 章
EDA设计流程及其工具
1：FPGA/CPLD设计流程
2：ASIC及其设计流程 3：常用EDA工具
4：IP核
1
2.1 FPGA/CPLD 设计流程
FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 一、这2种器件的一般开发流程为：
原理图/HDL文本编辑
综合 逻辑综合器 FPGA/CPLD 器件和电路系统 1.isp方式下载 FPGA/CPLD 适配 结构综合器 FPGA/CPLD 编程下载
（五）按用途分类
集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟 机用集成电路、录像机用集成电路等。
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（六）按应用领域分
集成电路按应用领域可分为标准通用集成电路和专用集成电路。
(七)按外形分
集成电路按外形可分为圆形(金属外壳晶体管封装型，一般适合用 于大功率)、扁平型(稳定性好,体积小)和双列直插型 。
将需设计的电子系统的功能和结构以图形或文本方式表 达。 1） 图形输入：原理图输入、状态图输入、波形图输入 原理图方式应用最为广泛,原理图输入对原理图进行功能 验证后再进行编译即可转换为网表文件。 但此方法一般仅实用于小电路。对于稍大的电路，其可读 性、可移植性差。
波形图主要应用于仿真功能测试时产生某种测试信号;
金属化层层数
最低供电电压 （v ） 最大晶圆直径 （mm）
6
1.8-2.5 200
6-7
1.5-1.8 300
7
1.2-1.5 300
7
1.2-1.5 300
7-8
0.9-1.2 300
8-9
0.6-0.9 450
9
0.5-0.6 450
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二、 IC发展方向与我国IC的发展情况
• 1、集成电路发展的方向
②、工艺库：
工艺库将提供综合工具所需要的全部半导体工艺信息。即
工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出 的定时关系、输出的扇出限制和对单元所需的定时检查。
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③、逻辑综合3步曲： 逻辑综合工具将RTL级描述转换为门级描述一般有3步： 1）. 将RTL描述（VHDL程序）转换为未优化的门级布尔描 述（布尔逻辑方程的形式）这一步称为“展平” 。 2）. 执行优化算法，化简布尔方程，这一步称为“优化” 。 3）. 按半导体工艺要求，采用相应的工艺库，把优化的布 尔描述映射成实际的逻辑电路（逻辑实现）
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2.2.1 ASIC设计方法
按版图结构及制造方法分，有半定制(Semi-custom)和全 定制(Full-custom)两种实现方法。
全定制方法 是一种
基于晶体管级的，手工 设计版图的制造方法。
全定制法 半定制法 ASIC设计方法
半定制法 是一种
约束性设计方式，约 束的目的是简化设计 ，缩短设计周期，降 低设计成本，提高设 计正确率。 门阵列法 标准单元法
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4、行为仿真、功能仿真、时序仿真
仿真就是让计算机根据一定的算法和一定的仿真库对
EDA设计进行模拟，以验证设计，排除错误。 1）行为仿真： 此时的仿真只是根据VHDL的语义进行的，与具体电路 没有关系。 2）功能仿真： 直接对VHDL、原理图描述或其他描述形式的逻辑功能 进行测试模拟，以了解其实现的功能是否满足原设计的要 求的过程，仿真过程不涉及任何具体器件的硬件特性，如
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（二）按制作工艺分类
集成电路按制作工艺可分为半导体集成电路和膜集成电路。 膜集成电路又分类厚膜集成电路和薄膜集成电路。
（三）按集成度高低分类
集成电路按集成度高低的不同可分为 SSI 小规模集成电路(Small Scale Integrated circuits) MSI 中规模集成电路(Medium Scale Integrated circuits) LSI 大规模集成电路(Large Scale Integrated circuits) VLSI 超大规模集成电路(Very Large Scale Integrated circuits) ULSI 特大规模集成电路(Ultra Large Scale Integrated circuits) GSI 巨大规模集成电路也被称作极大规模集成电路或超特大规模 集成电路(Giga Scale Integration)。
–芯片加工厂（Foundry）
• 我国集成电路芯片制造业现己相对集中,主要分布在上海、北京、江 苏、浙江等省市。
–后工序（测试、封装、设备） 其中IC设计以人为主，脑力密集型，属高回报产业。
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• 3、我国集成电路生产能力方面：
93年生产的集成电路为1.78亿块，占世界总产量的 0.4%，相当于美国1969年的水平，日本1971年的水平。 96年为7.09亿块，而1996年国内集成电路市场总用量为 67.8亿块,国内市场占有率仅为10％。 99年为23亿块,销售额70多亿元，国内市场占有率不足 20％，绝大部分依靠进口。 2000年需求量为180亿块，预计可生产32亿块。 总之，我国集成电路产业的总体发展水平还很低，与国 外相比大约落后15年。但是，目前已具备0.25微米芯片设计 开发和0.18微米芯片规模生产能力，以“方舟”、“龙芯” 为代表的高性能CPU芯片开发成功，标志着我国已掌握产业 发展的部分重大核心技术。
状态图常用于建模中。 2） HDL文本输入：目前主流输入方式，是最有效的方式，
其可读性、可移植性好、便于存档。
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2 综合
整个综合过程就是将设计者在 EDA 平台上编辑 输入的 HDL 文本、原理图或状态图形描述，依据 给定的硬件结构组件和约束控制条件进行编译、 优化、转换和综合，最终获得门级电路甚至更底 层的电路描述网表文件。由此可见，综合器工作 前，必须给定最后实现的硬件结构参数，它的功 能就是将软件描述与给定的硬件结构用某种网表 文件的方式对应起来，成为相应互的映射关系。