实验五VerilogHDL设计简单门电路
一、实验目的
1、学习非门、与门、与非门、或门、或非门、异或门和异或非门的Verilog HDL描述；
2、学习Verilog HDL程序书写方法和QuartusII功能仿真；
3、学习VerilogHDL的行为级电路设计的编写方法；
4、组合电路和时序电路的行为级描述。

二、实验内容
1、参考教材4.2，5.4节，用Verilog HDL分别设计并仿真基本门电路1位全加器f_adder.v，基本门电路如下图所示。

（分别数据流描述方式、结构描述方式或行为描述方式）
图1 1位全加器电路原理图
2、分析比较输出的波形仿真图并验证程序的正确性。

3、参考4.9，5.6节，用Verilog HDL的行为级描述方式描述如下电路图，图中MUX2为2选1数据选择器，FD11为一D触发器。

D
三、实验步骤
1、建立电路的VerilogHDL文件，进行编译，直到编译无误。

2、建立电路的波形文件，编辑输入信号。

3、运行仿真器，并验证仿真。

四、实验报告
1、编写程序
2、调试过程问题分析与解决
3、仿真结果分析。