7-2
數位邏輯設計 第7章 暫存器與計數器
7-3
數位邏輯設計 第7章 暫存器與計數器
7-4
數位邏輯設計 第7章 暫存器與計數器
7-5
數位邏輯設計 第7章 暫存器與計數器
7-6
數位邏輯設計 第7章 暫存器與計數器
導論(續)
7-7
• 計數器是特殊的暫存器
– 可以重覆產生預先決定的數字序列 – 設計用來記錄時脈脈波出現的次數與頻率除法
7.3 漣波計數器
7-27
7.3.1 7.3.2 7.3.3 7.3.4 7.3.5
基本電路 下數計數器 除以N的計數器 積體電路實作 漣波計數器的傳遞延遲
數位邏輯設計 第7章 暫存器與計數器 / 7.3 漣波計數器
非同步計數器導論
7-28
• 正反器時脈不同時動作
– 常只有最低位元正反器被時脈觸發 – 其餘正反器是由其他級的輸出觸發
右移順序 輸入
移位暫存器(續)
圖7.14 可控制移位暫存器
Q3
Q2
Q1
7-23
பைடு நூலகம்SHL 左移順序
輸入
Q3 D3
Q2 D2
Q1 D1
Q0 D0
CLK
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
圖7.15 74194四位元雙向移位暫存器
D3 D2 D1D0
CLR S0 S1 R in L in
A B
CLK
S
Q 接下一級S
Q0
A
Q7
B
7491A
R
Q 接下一級R CLK
Q7
(a) 最低位元邏輯圖
(b)邏輯方塊圖
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
移位暫存器(續)
7-20
圖7.12 74164八位元串列輸入並列輸出移位暫存器
數位邏輯設計 第7章 暫存器與計數器
圖7.13 74164串列輸入並列輸出時序圖
並列輸入
D3
D2
D1
D0
串列／並列
載入選擇
串列 SH／LD 輸入Din
串
列 輸
Q3 S3
出
Q3 R3
Q2 S2 Q2 R3
Q1 S1 Q1 R3
Q0 S0 Q0 R3
清除CLR
時脈CLK 時脈禁能 CLK INH
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
圖7.7 74159並列存取移位暫存器
並列輸入
D3
D2
D1
D0
LO A D
串列輸出
PRE
Q3
D3
CLR
PRE Q2 D 2
CLR
PRE Q1 D1
CLR
PRE Q0 D0
CLR
D in 串列輸入
Q3
數位邏輯設計
Q2
Q1
Q0
CLK
並列輸出
第7章 暫存器與計數器 / 7.2 暫存器
移位暫存器(續)
7-14
圖7.6 可控制的並串列輸入移位暫存器
• 計數器結構
主要是由正反器與組合邏輯結構而成
• 計數器分類方式
依時脈的控制方式可分類為同步或非同步(漣波)
數位邏輯設計 第7章 暫存器與計數器 / 7.1 導論
7.2 暫存器
7-8
7.2.1 緩衝暫存器 7.2.2 移位暫存器
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
7.2.1 緩衝暫存器
X3
X2
X1
X0
LOAD
Q3 D3
Q2 D2
Q1 D1
Q0 D0
CLK CLR
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
7.2.2 移位暫存器
7-11
• 移位暫存器依輸入、輸出資料處理方式分為
(1) 串列輸入串列輸出（SISO）移位暫存器 (2) 串列輸入並列輸出（SIPO）移位暫存器 (3) 並列輸入串列輸出（PISO）移位暫存器 (4) 並列輸入並列輸出（PIPO）移位暫存器。
0
1
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
串列移位
串列移位
清
並列
除
載入
移位暫存器(續)
7-17
圖7.9 74165並列載入移位暫存器
數位邏輯設計 第7章 暫存器與計數器
圖7.10 74165並列載入移位暫存器的時序圖
移位暫存器(續)
7-19
圖7.11 7491A 8位元串列輸入串列輸出移位暫存器
D3 D2 D1 D0
J K S H /L D C LR C LK
74195
Q3 Q2 Q1 Q0
/ 7.2 暫存器
圖7.8 74195並列存取移位暫存器的時序圖
CLK
1
2
3
4
5
6
7
8
9
10
11
12
CLR
0
串
J
列
輸
入
K
S H /LD
D0
並 列
D1
輸 入
D2
D3
Q0
並
列
Q1
輸 出
Q2
Q3
0
0
1
0
0
0
Q2
J2
Q2 K2
Q1
J1
Q1
K1
Q0
J0
Q0 K0
(a) 邏輯電路圖
7-29
高電壓 CLK CLR
數位邏輯設計 第7章 暫存器與計數器 / 7.3 漣波計數器
CLK
74194
Q3 Q2 Q1 Q0
圖7.16 74194四位元雙向移位暫存器時序圖
74299八位元雙向移位暫存器7-26
L in
CLR
CLK S1 S0 G2 G1 R in
74299
QH HQH GQG FQF EQE DQD
CQC BQB AQA QA
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
7-9
圖7.2 緩衝暫存器
X3
X2
X1
X0
PRE
Q3
D3
Q2
D2
Q1 D1
Q0 D0
CLK CLR
* X位元是預設正反器的輸入 在時脈上緣時儲存 Q＝X (Q3Q2Q1Q0=X3X2X1X0)
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
可控制的緩衝暫存器 7-10
圖7.3 可控制的緩衝暫存器
移位暫存器(續)
7-22
• 移位暫存器由串接的正反器組成
– 各級正反器輸出接到下一級正反器的輸入 – 所有正反器都接到共同的時脈
• 移位暫存器依資料傳送的方向分為
(1) 左移暫存器 (圖7.4 ) (2) 右移暫存器 (3) 可控制移位暫存器
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
移位暫存器(續)
7-12
圖7.4 SISO與SIPO移位暫存器
並列輸出
Q3
Q2
Q1
Q0
串列輸出
Q3 D3
Q2 D2
Q1
D1
串列輸入
Q0 D0
Din
CLK
數位邏輯設計 第7章 暫存器與計數器 / 7.2 暫存器
移位暫存器(續)
7-13
圖7.5 PISO與PIPO移位暫存器
• 常稱為漣波計數器（Ripple Counter）
– 指定級的觸發脈波必須由計數器前一級（較小的 位元）的波動而來
– 非同步計數器的操作比同步計數器慢 – 非同步計數器的控制電路經常較簡單
數位邏輯設計 第7章 暫存器與計數器 / 7.3 漣波計數器
7.3.1 基本電路
圖7.17 漣波計數器
Q3 J3 Q3 K3