数字秒表设计专业：自动化班级学号：509姓名：2011年 6 月14日目录数字秒表设计实验任务书 (2)一、设计实验目的： (2)二、设计实验说明及要求： (2)三、数字秒表组成及功能： (2)四、系统硬件要求： (2)五、设计内容及步骤： (3)六、硬件实现 (3)实验报告 (3)一、数字秒表顶层设计 (3)二、数字秒表内部设计 (4)1、分频器 (4)2、十进制计数器 (5)3、六进制计数器 (6)4、二十四进制计数器 (8)5、数据选择和数码管选择模块 (9)6、数码管驱动模块： (10)三、数字秒表仿真波形 (12)四、硬件验证 (12)五、实验总结 (12)数字秒表设计实验任务书一、设计实验目的：在MAX+plusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。

二、设计实验说明及要求：1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。

在整个秒表中最关键的是如何获得一个精确的100H Z 计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。

2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。

3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。

4、时、分、秒、百分之一秒显示准确。

三、数字秒表组成及功能：1、分频率器：用来产生100H Z计时脉冲；2、二十四进制计数器：对时进行计数；3、六进制计数器：分别对秒十位和分十位进行计数；4、十进制计数器：分别对秒个位和分个位进行计数；5、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求：1、时钟信号为10MHz；2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持）；五、设计内容及步骤：1、根据电路持点，用层次设计概念。

将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念；2、软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合；3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，有更深一步了解。

熟悉了CPLD/FPGA设计的调试过程中手段的多样化；4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线；5、所有模块尽量采用VHDL语言设计。

六、硬件实现将时序仿真正确的文件下载到实验箱中的EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3中，通过合适的管脚分配，将相应的管脚连接起来，验证设计是否完成设计要求；实验报告一、数字秒表顶层设计外部输入：启动/停止信号（start）；10MHZ的时钟信号（clk）；清零信号（clr）；外部输出：位选控制信号（sel0、sel1、sel2）；7段数码管显示信号（led0、led1、led2、led3、led4、led5、led6、led7）；数字秒表顶层原理图二、数字秒表内部设计1、分频器功能：将10MHz的时钟信号转换成100Hz的计时脉冲，使秒表正常工作。

图标：VHDL语言：library ieee;use ieee.std_logic_1164.all;entity div isport(clr,clk: in bit;q: buffer bit);end div;architecture a of div issignal counter:integer range 0 to 49999;beginprocess(clr,clk)beginif (clk='1' and clk'event) thenif clr='1' thencounter<=0;elsif counter=49999 thencounter<=0;q<= not q;elsecounter<=counter+1;end if;end if;end process;end a;波形仿真：2、十进制计数器功能：通过在计时脉冲的作用下进行逢十进一，从而完成对秒个位和分个位进行计数的功能。

图标：VHDL语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 isport(clr,start,clk: in bit;cout: out bit;daout: out std_logic_vector(3 downto 0));end count10;architecture a of count10 issignal temp:std_logic_vector(3 downto 0);begindaout<=temp;process(clk,clr)beginif clr='1' thentemp<="0000";cout<='0';elsif (clk'event and clk='1') thenif start='1' thenif temp>="1001" thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';end if;end if;end if;end process;end a;波形仿真：3、六进制计数器功能：通过在计时脉冲的作用下进行逢六进一，完成秒表秒的十位部分和分的十位部分的计数功能。

图标：VHDL语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count6 isport(clr,start,clk: in bit;cout: out std_logic;daout: out std_logic_vector(3 downto 0)); end count6;architecture a of count6 issignal temp:std_logic_vector(3 downto 0);begindaout<=temp;process(clk,clr)beginif clr='1' thentemp<="0000";cout<='0';elsif (clk'event and clk='1') then if start='1' thenif temp>="0101" thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';end if;end if;end if;end process;end a;波形仿真：4、二十四进制计数器功能：通过在计时脉冲的作用下进行逢二十四进一，从而对时进行计数。

图标：VHDL语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count24 isport(clr,start,clk:in std_logic;hour0,hour1:out std_logic_vector(3 downto 0));end count24;architecture a of count24 isbegin process(clr,clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);beginif clr='1' then cnt0:="0000"; cnt1:="0000";elsif clk'event and clk='1' thenif start='1' thenif cnt1="0010" and cnt0="0011"then cnt1:="0000";cnt0:="0000";elsif cnt0<"1001" then cnt0:=cnt0+1;else cnt0:="0000";cnt1:=cnt1+1;end if;end if;end if;hour0<=cnt0;hour1<=cnt1;end process;end a;波形仿真：5、数据选择和数码管选择模块功能：通过每个计数器输入的dain信号对数码管进行选择。

图标：VHDL语言：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity seltime isport(clk: in bit;dain0,dain1,dain2,dain3,dain4,dain5,dain6,dain7: in std_logic_vector(3 downto 0);sel: out std_logic_vector(2 downto 0);daout: out std_logic_vector(3 downto 0));end seltime;architecture a of seltime issignal temp:integer range 0 to 7;beginprocess(clk)beginif (clk='1'and clk'event) thenif temp=7 then temp<=0;else temp<=temp + 1;end if;case temp iswhen 0=>sel<="000";daout<=dain0;when 1=>sel<="001";daout<=dain1;when 2=>sel<="010";daout<=dain2;when 3=>sel<="011";daout<=dain3;when 4=>sel<="100";daout<=dain4;when 5=>sel<="101";daout<=dain5;when 6=>sel<="110";daout<=dain6;when 7=>sel<="111";daout<=dain7;end case;end if;end process;end a;波形仿真：6、数码管驱动模块：功能：通过对输入的信号进行编码，完成对7段数码管的驱动，使数码管显示出对应的数字。