第十六单元时序逻辑电路（8学时——第49～56学时）主要容：时序逻辑电路的分析与设计教学重点：时序逻辑电路的分析与设计方法教学难点：时序逻辑电路的设计教学方法：启发式教学、探究式教学教学手段：实验、理论、实际应用相结合第一部分知识点一、时序电路概述时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成，1、特点任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。
2、分类按逻辑功能分为计数器、寄存器等，按触发器工作分为同步电路和异步电路，按电路输出信号特性分为Mealy型（输出与输入及电路现态有关）和Moore型（输出仅与电路现态有关）电路。
二、时序电路的分析1、分析步骤（1）写出电路的时钟方程（各触发器的CP表达式）、输出方程（各输出端表达式）及驱动方程（各触发器的触发信号表达式）。
（2）求出电路的状态方程（各触发器的状态表达式）（3）计算得出电路工作状态表（4）画状态图及时序图（5）分析电路功能2、分析举例分析时序电路（1）时钟方程CP0=CP1=CP2=CP输出方程nnn QQQY12=驱动方程nQJ2=、n QK2=，n QJ1=、n QK1=，n QJ12=、n QK12=（2）状态方程将J、K代入JK触发器特征方程nnn QKQJQ+=+1得各触发器状态方程：nn QQ21=+、nn QQ11=+、nn QQ112=+（3）计算得到状态表现态次态输出nQ2nQ1nQ12|nQ+11+nQ1+nQ Y0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0 00 1 01 0 01 1 01111111（4）画状态图及时序图（5）逻辑功能这是一个有六个工作状态的同步工作电路，属Moore型电路。
（6）有效态和无效态有效态：被利用的状态；有效循环：由效态形成的循环（如上图中的循环a）；无效态：未被利用的状态；无效循环：无效态形成的循环（如上图中的b循环）；能自启动：虽存在无效态，但它们未形成循环，能够回到有效状态；不能自启动：无效态之间形成无效循环，无法回到有效状态。
本电路存在无效循环，电路不能自启动。
三、时序电路的设计1、设计的一般步骤（1）根据给定条件要求，确定逻辑变量、状态数目，建立原始状态图；（2）合并等价状态（输入相同时、输出相同且转换的状态也相同的状态叫等价状态），得最简状态图；（3）用最少位数的二进制码表示状态，得到编码后的状态图；（4）选择触发器，求时钟方程、输出方程（一般利用卡诺图）、状态方程（一般用卡诺图）；（5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程；（6）作逻辑电路图（7）将无效态带入状态方程，检查电路能否自启动，若不能自启动，应从新设计或利用触发器的预置端强行将无效态预置到有效态。
2、设计举例例1：设计一串行数据检测电路。
要求：连续输入3个或3个以上1时输出为1，否则为0。
（1）根据给定条件要求，确定逻辑变量、建立原始状态图用X表示输入、Y表示输出，可用4个状态S0、S1、S2、S3表示电路不同状态，其中，S0表示初态，S1、S2、S3分别表示连续输入1个1、2个1、3个及3个以上1时电路的状态，得到原始状态图：（2）合并等价状态，得最简状态图显然S2、S3等价，合并后的状态图为：（3）用最少位数的二进制码表示状态，得到编码后的状态图三个状态可用两位二进制编码表示：分别用00、01、11来表示S 0、S 1、S 2 有了编码状态图，剩余问题便容易解决。
（4）选择触发器，求时钟方程、输出方程、状态方程选用2个CP 上升沿触发（也可选择下降沿触发）的J 、K 触发器。
让二者同步工作（也可异步工作），则：CP 0＝CP 1＝CP 。
利用卡诺图得到输出方程：Y ＝XQ 1n利用次态卡诺图得到状态方程：Q 1n +1＝XQ 0nQ 0n +1＝X（5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程JK 触发器特征方程为n n n Q K Q J Q +=+1变换Q 1n +1、Q 0n +1，使之与n n n Q K Q J Q+=+1一致：nnnnnnnnnnnnnn Q Q X Q XQ Q XQ Q XQ Q XQ )Q Q (XQ Q 101010101011011++=+=+=+（加上了约束项nnQ Q X 10——为了式子简单。
不加也行）n1n1n 01n 1XQ Q XQ Q +=+n0n0n0n01n 0XQ Q X )Q Q X(Q +=+=+比较得驱动方程：J 1=XQ 0n、K 1=X — ，J 0=X 、K 0=X —（6）作逻辑电路图（7）将无效态带入状态方程，检查电路能否自启动将无效状态10代入输出方程Y =Q 1n Q 0n 和状态方程Q 1n +1＝XQ 0n 、 Q 0n +1＝X ，得到：电路能自启动。
设计完毕。
例2：设计一时序电路，实现下图所示的状态图：由于已给出了二进制编码状态图，设计直接从第4步开始。
（1）选择触发器，求时钟方程、输出方程、状态方程选用3个CP 上升沿触发（也可选择下降沿触发）的D 触发器。
让三者同步工作（也可异步工作），则：CP 0=CP 1= CP 2=CP 。
利用卡诺图得到输出方程：n n Q Q P Y 01= n n n Q Q Q Y 012=利用次态卡诺图得到状态方程：n n Q Q 010=+ n n n n n Q Q Q Q Q 010111+=+ n n n n n n n n Q Q Q P Q Q Q Q Q 012021212++=+（2）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程D 触发器特征方程为D Q n =+1变换Q 2n +1、Q 1n +1、Q 0n +1，使之与D Qn =+1一致：n n Q D Q 0010==+ n n n n n Q Q Q Q D Q 0101111+==+ n0120212212Q Q Q P Q Q Q Q D Q n n n n n n n ++==+则n Q D 00= n n n n Q Q Q Q D 01011+= nn n n n n n Q Q Q P Q Q Q Q D 01202122++=（3）作逻辑电路图参见教材P262图5.1.20。
（4）将无效态带入状态方程，检查电路能否自启动当P =0时，有100、101、110、111四个无效状态，分别带入输出方程及状态方程，得到：电路能自启动。
设计完毕。
四、计数器计数器是记录数据的电路，这种电路一般只有计数脉冲CP信号，很少有另外的输入信号，属Moore型时序电路，且电路主要组成单元是时钟触发器。
1、计数器分类（1）按计数进制分二进制计数器、十进制计数器、N进制计数器（2）按计数递增、递减分加法计数器、减法计数器、可逆计数器（3）按计数模分模2n计数器、模非2n计数器计数器（4）按计数器工作情况分同步计数器、异步计数器（5）按计数器使用的开关元件分TTL计数器、CMOS计数器2、同步二进制计数器（1）同步二进制加（法）计数器以3位（模8、M=8）计数器为例进行设计。
①计数器方框图及状态图②选择触发器，求时钟方程、输出方程、状态方程选择3个后沿触发的JK触发器。
计数器同步工作，所以CP0= CP1= CP2= CP由C的卡诺图得到输出方程：C=Q2n Q1n Q0n由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。
nn Q Q 010=+ n n n n n Q Q Q Q Q 010111+=+ n n n n n n n n Q Q Q Q Q Q Q Q 012021212++=+③求驱动方程JK 触发器特征方程为n n n Q K Q J Q +=+1变换触发器状态方程，使之与JK 触发器特征方程一致：n n n Q Q Q 001011+=+ nn n n n Q Q Q Q Q 101011+=+n n n n n n n n n n n n n Q Q Q Q Q Q )Q Q Q (Q Q Q Q 21020121020112+=++=+从而得到：J 0=K 0=1，J 1=K 1=Q 0n，J 2=K 2= Q 1nQ 0n④作逻辑电路图根据进位信号连接不同，又一种接法：二者的区别在于上者采用的是串行进位方式、产生进位的时间较长、采用两输入端与门、各触发器均匀带负载；而后者采用的是并行进位方式、产生进位的时间较短、采用多输入端与门、各触发器所带负载是不均匀的、越是低位带的负载越重。
⑤同步二进制加计数器级间连接规律n位同步二进制加计数器采用的JK触发器，但已连成了T触发器，所以实际上是T触发器构成的计数器，并且触发器FF i的驱动方程为njijiQT1-=∏=（i=1，2…n-1），而T0= 1，其中∏是连乘符号。
（6）同步二进制加计数器时序图（2）同步二进制减（法）计数器以3位（模8、M=8）计数器为例设计。
①计数器方框图及状态图②选择触发器，求时钟方程、输出方程、状态方程选择3个后沿触发的JK触发器。
计数器同步工作，所以CP0= CP1= CP2= CP由B 的卡诺图得到输出方程：nn nQ Q Q B 012=由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。
nn Q Q 010=+ n n n n n Q Q Q Q Q 010111+=+ n n n n n n n n Q Q Q Q Q Q Q Q 012021212++=+③求驱动方程JK 触发器特征方程为n n n Q K Q J Q +=+1变换触发器状态方程，使之与JK 触发器特征方程一致：n n n Q Q Q 001011+=+ n n n n n Q Q Q Q Q 101011+=+n n n n n n n n n n n n n Q Q Q Q Q Q )Q Q (Q Q Q Q Q 20120121020112+=++=+从而得到100==K J n Q K J 011== n n Q Q K J 0122==④作逻辑电路图采用串行借位方式：采用并行借位方式：⑤同步二进制减计数器级间连接规律n位同步二进制减计数器同样采用的是T触发器，并且触发器FF i的驱动方程为njijiQT1-=∏=（i=1，2…n-1），而T0= 1。
⑥同步二进制加法计数器时序图（3）同步二进制加减可逆计数器将加法和减法计数合二为一，适当加入控制信号，即构成加减可逆计数器。
设控制信号为X，且X=0时为加计数、X=1时为减计数。
只需T0=1、njijnjijiQXQXT11-=-=∏+∏=，nnnnnn QQQXQQQXC/B1212+=即可。