DSP 原理与应用The Technology & Applications of DSPs第五章: TMS320F28335片内外设北京交通大学电气工程学院夏明超郝瑞祥万庆祝***************.cn**************.cn**************.cn:TMS320F28335第五讲: TMS320F28335片内外设教学目标：掌握TMS320F28335内核结构，例如A/D转换、串行通信接口、串行外设接口。
外设接重点：TMS320F28335A/DCS308335内部/C 的正确使用，串行通信接口应用。
难点：TMS320F28335的ADC 寄存器操作和串行通信寄存器操作。
教学内容分两部分51§5.1：TMS320F28335内模拟/数字转换§5.2 ：TMS320F28335系列串行通信接口SCI 和Modbus 协议介绍DSP 原理与应用2DSP原理与应用3 ADC 有关引脚§5.1 TMS320F28335内模拟/数字转换§5.1 .1Features and functions of ADC module：◆core with built-in dual sample-and-hold◆Simultaneous sampling or sequential sampling modesp g q p g ◆Analog input: ◆Fast conversion time runs at ADC clock orFast conversion time runs at , ADC clock, or 6.25 MSPSmultiplexed inputs◆, multiplexed inputs◆capability provides up to 16 " t i " i i l i E h i "autoconversions" in a single session. Each conversioncan be to select any 1 of 16 input channels.DSP 原理与应用4Sequencer can be operated as two independent 8-state ◆Sequencer can be operated as two independent 8-state sequencers or as one large 16-state sequencer (i.e., two cascaded 8-state sequencerstwo cascaded 8state sequencers.◆(individually addressable to store conversion values store conversion valuesA/DC digital value:DSP 原理与应用2012年9月3日5◆for the start-of-conversion sequence–S/W -software immediate start–ePWM 1-6–GPIO XINT2◆allows interrupt request on every end-of-sequence (EOS or every other EOSy q ( y◆Sequencer can operate in mode, allowing multiple "time-sequenced triggers" to synchronize p q gg yconversions.Sample-and-hold (S/Hacquisition time window has ◆Sample and hold (S/H acquisition time window has separateA/DC模块框图（Block diagram of A/DC Module）§5.1. 2ADC 有关的寄存器控制寄存器通道顺序选择寄存器结果寄存器ADC有关的寄存器（序）控制寄存器状态寄存器参考电压选择寄存器偏移电压调整寄存器§5.1.3 ADC操作模式1 顺序采样模式（Sequential Sampling Mode）根据采样模式划分，包括顺序采样和同步采样2同步采样模式（Simultaneous Sampling Mode）DSP 原理与应用2012年9月3日11根据转换模式划分，包括：级联模式转换和和双序列模式转换1）级联模式转换DSP 原理与应用2012年9月3日122）双序列模式转换DSP 原理与应用2012年9月3日13 单序列模式和级联模式对比DSP 原理与应用2012年9月3日14§5.1.4 ADC电压参考默为使用内部电压参考也以使用外部电压参考允许值为●默认为使用内部电压参考，也可以使用外部电压参考，允许值为2.048V ，1.5V 和1.024V 。
通过寄存器选择参考源如果选择内部参考源●ADCREFSEL 寄存器选择参考源，如果选择内部参考源，ADCREFIN 引脚可以连接选择的参考源、悬空或接地。
如果使用外部2.048V 的参考源，推荐使用工业级REF3020AIDBZ 芯片。
DSP 原理与应用2012年9月3日15§5.1.5 ADC模块时钟ADC 模块有多个时钟定标模式，与其有关的信号即寄存器有外部时钟源XCLKIN ，ADCTRL3寄存器ADCLKPS[3-0], ADCTRL1寄存器CPS 位等。
§5.1.6 ADC运行模式1）非中断自动顺序模式（Uninterrupted Autosequenced Mode）如果ADCTRL1寄存器的CONT_RUN位设为1, ADC工作在连续运行模式。
假设期望SEQ1中7个通道，如ADCINA2,ADCINA3重复两次，ADCINA6, ADCINA7, ADCINB4顺序采样，则MAC_CONV1应设为6，ADCCHSELSEQn 寄存器应按下图配置存器应按下图配置。
有信号位这些通道将按照一旦有SOC 信号，SOC 触发被装入SEQ_CNTR位，这些通道将按照ADCCHSEQn 中预先配置的转换顺序进行转换。
SEQ_CNTR位每转换一次自动减一，一旦SEQ CNTR 减到零，将从新开始下一轮转换（CONT RN=1）。
动减_减到零将从新开始下轮转换_2）顺序启/停模式（Sequencer Start/Stop Mode）如果ADCTRL1寄存器的CONT_RUN位设为0, 则ADC 工作在顺序启/停模式。
假设期望事件一启动I1,I2,I3转换，事件二启动V1,V2,V3转换，而且两个触发则MAX CONV1事件之间时间间隔为25uS 。
则MAX_CONV1应设置为2，ADCCHSELSEQn 配置如下：一旦复位和初始化寄存器，SEQ1将等待第一个触发事件的到来，然后开始CONV00(I1, CON01(I2,CONV02(I3 转换，本次转换完成后，SEQ1在当前状态等待下一个触发事件的到来，然后再开始CONV03(V1,CON04(V2, CONV05(V3。
两次转换中MAX_CONV1值都自动装入SEQ_CNTR，如果两次转换的通道数不一致，则应在下次转换开始之前的适当时刻修改MAX_CONV1的值。
可以通过ADCTRL2中的RST_SEQn来复位序列到预启动状态。
517ADC §5.1.7 ADC采样校准ADC cal(子程序在芯片出厂时已经固化在OPT 存储器中。
BOOT _(子程序片厂固化存储中ROM 自动调用该子程序，初始化ADCREFSEL 和ADCOFFTRIM 寄存器。
在正常操作时，该过程不需要用户操作而自动完成。
如果在开发阶段，BOOT ROM被CCS 旁路，则ADCREFSEL 和ADCOFFTRIM 寄存器必须在应用程序中初始化。
如果该寄存器初始化失败或不正确，将降低精度。
由于TI 存储器被安全保护因此ADC l(TI 保留的OTP 存储器被安全保护，因此ADC_cal(子程序必须在安全存储区内调用或者在安全模块被解锁后的非安全存储区调用。
如果系统被复位或者ADC 模块被ADC 控制寄存器ADCTRL1中的BIT14(RESET复位，则该校准子程序必须从新执行。
5.1.8 ADC上电次序§电次序ADC 模块复位时，进入关闭状态。
如果要使用ADC 给其上电，需要根据如下步骤进行：(1 如果使用外部参考信号，可用寄存器ADCREFSEL 的第15-14位选择外部参考模式。
在带隙上电之前必须配置该模式，以避免内部参考电路驱动外部参考源。
（2）通过设置控制寄存器ADCTRL3的位7-5(ADCBGRFDN[1:0],ADCPWDN 上电参考，带隙和模拟电路。
模块全部上电后在开始第次（3）在ADC 模块全部上电后，在开始第一次ADC 转换之前需要增加至少5mS 的延时。
ADC数值在结果寄存器中的存放！！数值在结果寄存器中的存放§5.2 串行通信接口SCI 和Modbus 协议介绍§5.2.1 F28335芯片的SCI 模块主要特点Features ）●有三组模块SCI 模块：SCIA 、SCIB 和SCIC ；●Two external pins:SCITXD SCI i i SCITXD: SCI transmit-output pin；SCIRXD: SCI receive-input pin；Both pins can be used as GPIO if not used for SCI；●Baud rate programmable to 64K different rates●Data-word format1 start bit；Data-word length programmable from 1 to 8 bitsOptional even/odd/no parity bit1 or2 stop bits●Four error-detection flags: parity, overrun(超时, framing, and break detection；T k lti d idl li d ●Two wake-up multiprocessor modes: idle-line and address bit；Half or full duplex opera tion ●Half-or full-duplex operation；●Double-buffered receive and transmit functions；T itt d i ti b●Transmitter and receiver operations can be accomplished through interrupt-driven or polled algorithms with status flags algorithms with status flags；●Sepa rate enable bits for transmitter and receiver interrupts (except BRKDT, Break Detectp (p , ；●NRZ (non-return-to-zero，非归零 format；说明：NRZ 是不归零编码的英文缩写，是一种数据编码本身含步息读借形式，它本身不包含同步时钟信息，对它的读写必须借助读写时钟。