《基于Verilog HDL语言的多功能波形发生器设计》第1页共22页基于Verilog HDL语言的多功能波形发生器设计学生姓名：指导老师：摘要：本文主要探索了应用EDA灵活可重复编程和方便在系统重构的特性，以Verilog HDL为设计语言，将硬件功能以软件设计来描述，提高了产品的集成度，缩短开发周期。
所设计的波形发生器可产生正弦波（sina_wave）、锯齿波（swat_wave）、矩形波（squr_wave）、三角波（trig_wave）四种信号，能够实现信号的转换并且频率可调；设计的频率计以1Hz为基准信号，测量的范围是1Hz—9999Hz，测量的结果以四位十进制的形式输出。
能实现任意波形的输出并且能够测量外来信号的频率，这也是本文的设计思路。
关键词: DDS;；Verilog HDL；EDA；Max+PlusⅡ；波形发生器Abstract:This article explores the application of EDA to facilitate flexible and reprogrammable and reconstruction in the system features to Verilog HDL design language, the hardware functions to software design to describe and improve product integration, shorten the development cycle. Waveform generator designed to produce sine wave (sina_wave), ramp (swat_wave), rectangular wave (squr_wave), triangular wave (trig_wave) four signals, to achieve signal conversion and frequency adjustable; designed to 1Hz frequency counter For the reference signal, measured in the range 1Hz-9999Hz, the measurement results in the form of four decimal output. which is the design idea of this article .Key words: DDS; Verilog HDL;EDA; Max+PlusⅡ; a rbitrary waveform generator目录1 引言 (1)2 课题背景及相关技术 (1)3 理论基础 (2)3.1 Verilog HDL语言概述 (2)3.2 Max+plusII简介 (4)4 EDA多功能波形发生器详细设计 (6)4.1设计思路 (6)4.2任意波形发生器的分块设计 (6)5 任意波形发生器的仿真与实现 (8)5.1指针控制模块的仿真与实现 (8)5.2数字频率计的仿真与实现 (9)5.3系统设计有待提高和改进的地方 (12)6 小结 (13)参考文献 (14)附录 (15)1 引言随着数字电子技术迅猛发展,信号源作为常用的电子产品设计工具,其应满足精度高、速度快、分辨率高等要求。
DDS是从20世纪70年代发展起来继直接频率合成和间接频率合成之后的第三代频率合成技术。
Verilog HDL是一种允许设计者进行各种级别的逻辑设计,进行数字逻辑系统的仿真验证、时序分析、逻辑综合的硬件描述语言。
并采用MAX+PlusⅡ软件进行画图，编译，仿真。
2 课程设计背景及相关技术随着数字电子技术迅猛发展,信号源作为常用的电子产品设计工具,其应满足精度高、速度快、分辨率高等要求。
DDS是从20世纪70年代发展起来继直接频率合成和间接频率合成之后的第三代频率合成技术。
Verilog HDL是一种允许设计者进行各种级别的逻辑设计,进行数字逻辑系统的仿真验证、时序分析、逻辑综合的硬件描述语言。
Quartus Ⅱ6. 0是Altera公司推出的CPLD /FPGA结构化ASIC开发设计软件。
信号发生器(signal generator)，又称信号源或振荡器，是一种能在模拟域或数字域中以一定频率产生可复现的精确校准信号的电子测试仪器。
根据输出信号波形的不同，信号发生器可以分为：函数信号发生器（正弦信号发生器、矩形信号发生器、三角波信号发生器等）、脉冲信号发生器、随机信号发生器及任意波形发生器等。
任意波形发生器（Arbitrary Waveform Generator, AWG），是信号发生器的一种，是能够精确产生用户定义的任意波形的电子测试设备。
不同于仅能产生有限简单波形的函数发生器，用户可以对任意波形发生器定义各种不同的复杂可变的波形信号。
根据结构形式，任意波形发生器主要有两种：* 独立控制式任意波形发生器* 总线控制式任意波形发生器任意波形发生器的关键技术是频率合成技术，目前常用任意波形发生器的频率合成技术主要有DDS技术和可变时钟技术。
早期的任意波形发生器仅能输出低频信号，随着数字技术的发展，其输出频率已能达到射频范围。
PLD（Programmable Logic Device）是可编程逻辑器件的总称，PLD基本上可以完成任何数字器件的功能，从高性能CPI到简单集成电路，均可以用PLD实现。
通过传统的原理图输入，或是硬件语言的描述就可以自由地设计具备某种功能的数字系统：利用软件仿真功能，可以检验设计的正确性；利用PLD的在线修改能力，可以在不必改动硬件电路的基础上进行修改设计。
具备设计时间短，PCB面积小，系统的可靠性强等特点。
目前，在通信、自动控制、信息处理等诸多领域发挥着重要的作用。
3 理论基础3.1 Verilog HDL语言概述电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路。
Verilog HDL 硬件描述语言在电子设计自动化中扮演着重要的角色，他是EDA 技术研究的重点之一。
Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言。
Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。
1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。
1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。
1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE 标准，即IEEE Standard 1364-1995。
用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。
与之相比，VHDL的学习要困难一些。
但Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。
下面列出的是Verilog 硬件描述语言的主要能力：（1）基本逻辑门，例如and 、or 和nand 等都内置在语言中。
（2）用户定义原语（UDP ）创建的灵活性。
用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
（3）开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。
检查。
（5）可采用三种不同方式或混合方式对设计建模。
这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
* Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
* 能够描述层次设计，可使用模块实例结构描述任何层次。
* 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。
* Verilog HDL 不再是某些公司的专有语言而是IEEE 标准。
* 人和机器都可阅读Verilog 语言，因此它可作为EDA 的工具和设计者之间的交互语言。
* Verilog HDL 语言的描述能力能够通过使用编程语言接口（PLI ）机制进一步扩展。
PLI 是允许外部函数访问Verilog 模块内信息、允许设计者与模拟器交互的例程集合。
* 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RTL ）到算法级，包括进程和队列级。
* 能够使用内置开关级原语在开关级对设计完整建模。
* 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
* Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。
这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
* 在行为级描述中，Verilog HDL 不仅能够在RTL 级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
* 能够使用门和模块实例化语句在结构级进行结构描述。
* Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
* Verilog HDL 还具有内置逻辑函数，例如& （按位与）和| （按位或）。
* 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。
* 可以显式地对并发和定时进行建模。
* 提供强有力的文件读写能力。
* 语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。
3.2 Max+plusII简介Max+plusII(或写成Maxplus2或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：Quartus，主要用于设计6万-100万门的大规模CPLD/FPGA)。
使用MaX+PLUSII的设计者不需精通器件内部的复杂结构。