关于IC集成电路版图设计的调查报告IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。

一. 版图设计流程集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。

单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。

在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。

他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。

概括说来，对于复杂的版图设计,一般分成若干个子步骤进行:1.模块划分。

为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。

版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。

2.布局布线。

布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。

3.版图压缩。

压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。

4.版图检查。

版图检查主要包括三个部分：1. Design Rules Checker（DR C）。

DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。

2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。

ERC检查短路错误后，会将错误提示局限在最短的连接通路上。

3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。

5.版图修改。

此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。

6.寄生与仿真。

在实际电路的制作过程中，会产生寄生参数：寄生电容，寄生电感和寄生电阻。

7.版图完成。

后端数据接口处理，确认芯片版图的设计和尺寸，落实相关foundry流片计划，确认设计数据（GDSII文件）大小。

二. 版图设计方法对于版图设计方法，可以从不同角度对其进行分类。

如果按设计自动化程度来分,可将版图设计方法分成手工设计和自动设计两大类。

如果按照对布局布线位置的限制和布局模块的限制来分,则可把设计方法分成全定制(full custom)和半定制(semi custom)以及综合定制。

下面是对三种版图设计方法的具体介绍。

2.1 全定制设计方法全定制设计适用于电路性能要求高，或生产量较大的电路，希望得到最高速度、最低功耗和最节省面积的芯片设计。

这种方法主要以人工设计为主，计算机作为绘图与规则验证工具起辅助作用。

对版图的一部分，设计者要进行反复比较、权衡、调整、修改；元器件要有最佳尺寸；拓扑结构要有最合理的布局；连线要寻找最短路径。

精益求精，不断完善，以期把每个器件和连线都安排得最紧凑、最适当，在获得最佳芯片性能的同时，也可以因芯片面积最小而大大降低成本。

目前，产量浩大的通用集成电路从成本与性能考虑而采用全定制设计。

其他设计方法中最底层的单元器件，如标准单元法中的库单元、门阵列法中的宏单元，因其性能和面积的要求也采用全定制设计。

模拟集成电路因其复杂而无规则的电路形式，在技术上只适宜采用全定制设计法。

通用ASIC设计很少使用全定制设计，因为设计周期长、成本高。

但是简单。

规模较小而又有一定批量的专用电路，在设计者力所能及的情况下，也可采用全定制设计。

对于大规模、超大规模集成电路设计，全定制设计法显然不适合，但对于具有较多重复性结构的电路，仍然可以用。

其中重复的单元可以进行精心的人工设计，然后利用计算机图形软件中的复制功能，绘制出整个电路的版图。

全定制设计方法要求EDA系统不仅具有人机交互图形编辑系统支持，也要有完整的检查和验证功能，包括设计规则检查（DRC）、电学规则检查（ERC）、版图与电路图一致性检查（LVS）等。

在版图设计流程中，已对以上三种检查做了简单介绍。

2.2 半定制设计方法数字电路主要由晶体管和互连线两部分组成。

在不同电路的版图中，晶体管的构造基本上是相同的，差别在于所包含的晶体管数量不同以及晶体管连接方式不同。

如果先将一定数量的晶体管制作好，形成可称之为“母片”或“基片”的半成品，只要进行连线就可以制作出不同的具体电路。

由于半成品母片是事先做好并批量生产的，因而能大大加快专用电路的设计速度，降低设计和制造成本。

半定制法主要由门阵列和门海两种形式。

2.2.1 门阵列法（Gate Array）门阵列法就是在一个芯片上将预先制造完毕的形状和尺寸完全相同的逻辑门单元以一定阵列的形式排列在一起，每个单元内部含有若干器件，阵列间有规则布线通道，用以完成门与门之间的连接。

这种设计方法设计周期短，设计成本低，适合适当规模、中等性能、要求设计时间短、数量相对较少的电路。

但是，设计灵活性较低；门利用率低；芯片面积浪费。

2.2.2 门海法（Sea of Gates）门海法也是采用母片结构，它可以将没有利用的逻辑门作为布线区，而没有指定固定的布线通道，以此提高布线的布通率并提供更大规模的集成度。

门海设计技术是把由一对不共栅的P管和N管组成的基本单元铺满整个芯片（除I/O 区外），基本单元之间无氧化隔离区，布线通道不确定，宏单元连线在无用器件区上进行。

此种设计方法，门利用率高，集成密度大，布线灵活，保证布线布通率。

但是仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。

2.3 定制设计法定制方法吸取或结合了上述两种设计方法的优点而克服了两者的缺点，很受广大版图设计者的欢迎。

定制设计法适用于芯片性能指标比较高而生产批量又较大的芯片设计。

通常分为两大类：标准单元法和通用单元法。

2.3.1 标准单元法先将电路中所有的基本逻辑单元按照最佳设计的原则，精心画好版图并存入库中。

实际设计ASIC电路时，只需要从单元库中调出所需的单元版图，将其排列成若干行，行间留有布线通道，然后按照电路要求对各单元进行布线，即可顺利完成整个版图设计。

2.3.2 通用单元法与标准单元法不同，这种方法不要求每个单元等高，也不要等宽，每个单元可以根据最合理的情况单独进行版图设计，使其获得最佳性能。

设计整体版图时，先把所需的单元版图整体调出，然后边布局边调整，直到获得最佳位置为止。

2.4 模拟集成电路版图设计方法以上是对集成电路版图设计方法的简单总结，其中提到过，由于模拟集成电路重复性低，没有一般可遵循的布线规则，所以只能使用全定制设计方法。

下面将对模拟集成电路的版图设计方法进行简单介绍。

模拟集成电路处理的基本上是随时间变化的模拟量，而高性能的模拟电路很难自动完成，通常每个零件都要手工设计。

在进行数字电路版图设计时，主要目标是为了优化芯片尺寸和提高密度，但对于模拟集成电路而言，主要目标是解决电路性能、匹配程度、速度和各种功能方面的问题。

由于以上原因，在进行模拟电路版图设计时，需要考虑很多数字电路不曾遇到的问题，以下是对其的简单介绍。

2.4.1 器件对称对称是为了匹配，它是模拟电路版图设计中的重要技巧之一，对称包括器件对称，布局布线对称等。

简单说来，就是将两个器件的周围环境设计一致，重要的匹配规则如下：（1）把匹配器件相互靠近放置如果把要求匹配的器件相互靠近放置，无论衬底材料的均匀性，掩模板的质量及芯片加工对他们的影响都可以认为是相同的。

（2）保持器件方向一致如果器件放置方向相同，就可以尽量避免由于在光刻及原片加工的许多步骤中沿不同轴向的特性大小不一而造成的失配。

（3）增加虚拟器件两个器件的对称轴两边保持相同环境很重要，如果两边不同，可在另一边加入与对边相同的虚拟器件，来实现对称性，提高匹配。

（4）共中心对于较大的晶体管，不好实现对称，但可尽量实现中心对称，也可以提高匹配率。

2.4.2无源元件匹配（1）电阻匹配与其他器件一样，多晶电阻的匹配度是其尺寸的函数。

例如一个长5um宽3 um的电阻，典型的失配程度为0.2%。

针对MOS器件的版图设计的大多数对称规则也适用于电阻，例如长宽比例严格定义的电阻必须对相同的单位电阻通过串联或并联构成（具有相同的取向）。

要考虑电阻宽度对匹配度的影响，例如±0.1um的加工误差，对于宽度为3 um和1um的电阻的百分比误差是不同的，宽度越大，百分比误差越小。

因此调整宽度和长度而不改变电阻的阻值，电阻条采用较宽的尺寸，可以匹配的更好。

对于大数值的电阻，通常将其分为较短的电阻单元，平行放置并串联起来。

从匹配和可重复性的角度讲，这种结构比“蛇形”结构要有月的多，因为后者在拐角处的电阻较大。

多晶电阻的薄层电阻值R会随温度和工艺变化，在设计中需要预防这种变化。

温度系数取决于掺杂类型和浓度，必须在每一个工艺中对其进行测量。

（2）电容匹配高密度电容器的制作可以采用以下结构：多晶硅覆盖扩散区、多晶硅覆盖多晶硅或金属覆盖多晶硅，它们均作为电容器的两个极板，并在它们之间生长较薄的氧化层。

由于多晶硅与扩散区构成的电容器结构简单，尽管它的线性度比其他两种低，这种结构在当今模拟电路工艺中仍然使用的比较广泛。

如果不用以上三种结构，限行电容器应该设计成为由可用的导电层构成的三明治结构。

选择何种结构由以下两个因素决定：电容所占面积；底层极板寄生电容Cp和极板间电容C的比值Cp/C。

对于大电容阵列，可以采用交叉耦合方式。

但是与晶体管和电阻不同，他对连线电容很敏感，所以要特别注意单位电容之间的连线。

2.4.3 连线连线的优劣会影响到设计精度和速度。

如果连线较长，连线的平板电容和边缘电容会使工作速度降低。

例如，在一个混合信号系统中，时钟信号必须通过许多长的连线接到各个模块，从而产生相当大的连线电容。

更重要的是，线间电容导致了显著的信号耦合。

利用两种技术可以减小信号干扰。

第一种技术利用差动信号将大多数串扰转换成共模干扰。

第二种技术是在版图中屏蔽敏感信号。

连线电阻也要引起注意。

在低噪声应用中，长连线可能会产生相当大的热噪声，而且接触孔和通孔也存在大的电阻。

长导线的分布电阻和分布电容也会引起信号的延迟与弥散。

弥散是指信号沿导线传输时其跃变时间明显增加。

如果以时钟边沿确定一个采样点，弥散就会带来特别麻烦的问题。