AD9854 300
AD9858 1000
5 3.3/5 3.3/5 3/3.3/5 3.3
3.3
3.3
300 480 1150 50 1200
1200
2000
经济，并行输入，内置D/A转换器。
内置比较器和D/A转换器。
可编程数字QPSK/16-QAM调制器。
内置比较器、D/A转换器和时钟6倍频器。 内置12位的D/A转换器、高速比较器、线性调 频和可编程参考时钟倍频器。 内置12位两路正交D/A转换器、高速比较器和 可编程参考时钟倍频器。 内置10位的D/A转换器、150MHz相频检测器、 充电汞和2GHz混频器。
设相位累加器的位宽为2N, Sin表的大小为2p,累加器的 高P位用于寻址Sin表.时钟Clock的频率为fc, 若累加器 按步进为1地累加直至溢出一遍的频率为
若以foMut 点= 为2fNc步长,产生的信号频率为
fout =
M称为频率控制字
M
⋅
fc 2N
该DDS系统的核心是相位累加器，它由一个加法器和一个位 相位寄存器组成，每来一个时钟，相位寄存器以步长增加，
AD公司的产品
• AD9859 400 MSPS 10-Bit DAC 1.8 V CMOS Direct Digital Synthesizer
• AD9951 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer
• AD9952 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with High Speed Comparator
初始位置，整个DDS系统输出一个正弦波。输出正弦波周期
为
To
=
Tc 2 N M
频率为
fout
=
M
⋅ fc 2N
• 频率控制字与输出信号频率和参考时钟频率之间的 关系为：
•
M = ( fout • 2N ) fc
0 ≤ M ≤ 2N −1
• 其中N是相位累加器的字长。频率控制字与输出信 号频率成正比。由取样定理，所产生的信号频率不 能超过时钟频率的一半，在实际运用中，为了保证 信号的输出质量，输出频率不要高于时钟频率的 33%,以避免混叠或谐波落入有用输出频带内。
A23~A0
CLK0
频率字 24位 ∑
A23~A14
Sin 波形
24位
ROM1
∑ B9~B0
K1
CLK0
加法器
相位字
锁存器 φ1
CLK0
相位累加器
C23~C0
C23~C14
Sin 波形
频率字 24位 ∑
24位
ROM2
∑ E9~E0
K2
CLK0 加法器 锁存器
相位字 φ2
CLK0
FPGA
DAC
放大器
XY
相位差可调的双通道信号发生器 （ 本科组大二 ）
（李萨育图形信号发生器）
一、任务 设计并制作一个两路输出的、频率和相位差
可步进调节的正弦波信号发生器。
一、任务 设计并制作一个两路输出的、频率和相位差可 步进调节的正弦波信号发生器。
二、技术指标
1． 基本要求
（1）输出电压波形应尽量接近正弦波，电压峰峰 值为2V左右的正弦波；
典型高速DAC芯片位数及速率
型号 AD9764 AD9762 AD9760 AD9708 AD9701 MAX555 DAC600 DAC650
位数 14 12 12 8 8 12 12 12
速率 100MHz 125MHz 100MHz 100MHz 250MHz 300MHz 256MHz 500MHz
（2）输出频率f范围为5Hz～10kHz，步进频率调节 ⊿f<=5Hz；
（3）相位差Φ调节范围 5°～360°, 相位差调节 ⊿Φ=5°；
（4）两路信号的频率比有1:1，2：1，3：1三个档 位设置； （5）数字显示两路信号的相位差和频率比。
2． 发挥部分
（1）两路信号的输出峰值1～5V可调，步进小于0.5V; （2）输出频率f范围为11Hz～100kHz,步进频率调节
• AD9953 400 MSPS 14-Bit DAC 1.8 V CMOS Direct Digital Synthesizer with 1024x32 RAM
• AD9954 400 MSPS 14-Bit DAC 1.8V CMOS Direct Digital Synthesizer with 1024x32 RAM, Linear Sweep Block, And High Speed Comparator
三相正弦信号
Cyclone II FPGA系列简介
Altera Cyclone II采用全铜层、低K值、1.2伏SRAM工艺设计, 裸片尺寸被尽可能最小的优化。采用300毫米晶圆,以TSMC成功的 90nm工艺技术为基础,Cyclone II器件提供了4,608到68,416个逻辑 单元（LE）,并具有一整套最佳的功能,包括嵌入式18比特x18比特 乘法器、专用外部存储器接口电路、4kbit嵌入式存储器块、锁相环 （PLL）和高速差分I/O能力。
方案二：采用锁相式频率合成器CD4066，利用锁相环，将压控 振荡器（VCO）的输出频率锁定在所需频率上，该方案性能良 好，但难以达到输出频率覆盖系数的要求，且电路复杂，不适 于产生低频信号。
方案三：采用单片机控制动态生成程序。该方法引入动态编程 和吞时钟技术，使用89S51可产生50kHz的正弦波，不能达到指 标要求。单片机在此不仅是控制器，还是信号发生器，用软件 产生正弦波，节省硬件开销。
Cyclone III FPGA系列简介
DDS
这种技术的实现依赖于高速数字电路的产生，目 前， 其工作速度主要受D/A变换器的限制。利用正弦信号的 相位与时间呈线性关系的特性，通过查表的方式得到信 号的瞬时幅值，从而实现频率合成。
DDS具有超宽的相对宽带，超高的捷变速率，超细 的分辨率以及相位的连续性，可编程全数字化，以及可 方便实现各种调制等优越性能。
inst
q[9..0]
存储器
lpm_counter0
clock
up counter
q[9..0]
inst1
计数器
add_8
dataa[7..0]
datab[7..0]
inst10
A A-B
B
result[7..0]
加法器
lpm_latch0
data[9..0] gate
inst13
q[9..0]
锁存器
• 在图中，相位累加器输出位并不全部加到查询表， 而要截断。相位截断减小了查询表长度，但并不影 响频率分辨率，对最终输出仅增加一个很小的相位 噪声。DAC分辨率一般比查询表长度小2~4位。
通常用频率增量来表示频率合成器的分辨率，DDS
的最小分辨率为
Δf min
=
fc 2N
这个增量也就是最低的合成频率。最高的合成频率
实现DDS的几种技术方案
• 1, 采用高性能DDS单片电路的解 决方案
• 2, 采用分立IC电路系统实现,一般 有CPU,RAM,ROM,D/A,CPLD,模拟 滤波器等 组成
• 3, CPLD,FPGA实现
D/A转换器芯片及其接口电路
例如：满足速度、精度、分辨率及经济性能要求的有： ► 通用、廉价的D/A转换器：AD1408、AD7524、AD558。 ► 高速、高精度D/A：AD562、AD7541。 ► 高速D/A：AD561、DAC-08。 ► 高分辨率D/A：DAC1136、DAC1137等。 为了应用的灵活性，有： ► 可选择输出电压双极性的：AD7524。 ► 芯片内带有数字寄存器可与CPU数据总线直接相连的AD558、 AD7524。
但存在杂散大的缺点，限于数字电路的工作速度, DDS的频率上限目前还只能达到数百兆,限制了在某些 领域的应用。
型号
最大工作 (MHz)
AD9832 25
AD9831 25
AD9833 25
AD公司的DDS芯片产品
工作电压 （V）
最大功耗 （mw)
备注
3.3/5
120
小型封装，串行输入，内置D/A转换器。
D/A转换器的典型应用
3.数字式可编程增益衰减器
vO
=−
vI 210
9
∑
Di
2i
i=0
=−
D 210
× vI
增益小于1
2 串行D/A转换器TLC5615接口
• 数/模转换器从接口上可分为两大类：并行 接口和串行接口。
•
003 : 208;
•
004 : 20C;
•
005 : 20F;
•
006 : 212;
•
007 : 215;
•
008 : 218;
•
009 : 21B;
•
00a : 21E;
• ……..
3fd : 1F6;
•
3fe : 1F9;
•
3ff : 1FC;
• END;
正弦信号数据文件
lrom1
address[7..0] clock
方案四：采用FPGA直接数字频率合成器（DDS），可用硬件或 软件实现。即用累加器按频率要求对相应的相位增量进行累加， 再以累加相位值作为地址码，取存放于ROM中的波形数据， 经D/A转换、滤波即所得需要波形。方法简单，频率稳定度高， 易于控制。
DDS原理
• 工作过程为:
• 1, 将存于数表中的数字波形,经数模转换器D/A,形成模拟量波形.