【基础・应用】基于FP GA 的脉冲发生器的设计①张 涛(北方交通大学电子信息工程学院,北京100044)【摘 要】 以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。
【关键词】 脉宽调制;脉冲发生器;可编程门阵列1 FP G A 简介FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。
它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。
FP G A 已成为当前主流的PLD 器件之一。
1.1 PLD 的主要特点(1)缩短研制周期。
(2)降低设计成本。
用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。
(3)提高设计灵活性和可靠性。
大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。
由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。
⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。
⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。
综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。
参考文献[1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456[2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699[3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337(责任编辑:常 平)2003年4月第19卷第2期 武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。
不良而造成的故障,并且这种故障常常难以发现,给调试和维修带来极大的困难。
因此,采用PLD 之后,系统的可靠性会大大提高。
(4)提高产品的保密程度和竞争能力。
(5)降低电子产品的功耗。
由于PLD 内部电路尺寸很小、互连线短、分布电容小,驱动电路所需的功耗就大大降低;另外,由于芯片内部受外界的干扰很小,所以可以采用较小的工作电压以降低功耗。
1.2 EPM7128芯片简介EPM7128S 是Altera 公司MAX7000S 系列较早支持在系统编程(In System Programmable ,ISP )的产品,MAX7000S 器件的特点主要有以下几点:◇采用第二代多阵列矩阵(MAX )结构;◇器件的规模在600到5000个可用门之间;◇引脚到引脚之间的延时为6ns ,工作频率可达15115MHz ;◇工作电压为5V ,支持在系统编程(ISP );◇可编程功率节省模式下工作,每个宏单元的功耗可降到原来的50%或更低;◇高性能的可编程连线阵列(PIA )提供一个高速的、延时可预测的互连线资源;◇每个宏单元中的可编程扩展乘积项(P -Terms )可达32个;◇具有可编程加密位,可对芯片内的设计加密。
EPM7128S 属于高密度、高性能的CMOS EPLD 器件,宏单元数为128,封装形式为PLCC ,I/O 引脚数为68、84、100。
2 由EPM7128S 构成PWM 触发器的设计2.1 基于FP G A 的脉冲发生器连接简图(如图1)图1 基于FPG A 的数字控制系统控制系统由DSP 和FPG A 构成,DSP 完成采样及控制计算,FPG A 负责完成PWM 波形的产生。
DSP 在完成控制计算后,定时刷新各相上IG BT 的触发脉冲宽度,并送到FPG A ;FPG A 存储DSP 最新的脉冲宽度,发出图2 FPG A 等效的模块PWM 波形,其工作不受DSP 的影响。
FPG A 等效的模块见图2。
D0～D7为8位数据输入端口,CS 、WR 分别为片选和写允许端口(低电平有效),AP 、BP 、CP 为A 、B 和C 相的同步信号输入端口,S1～S6分别是IG B T1～IB TB6的触发脉冲输出端。
如何根据给定的起始与终止时刻来形成实际脉冲,以控制其中IG 2B T 的正常开通与关断,这就是FP G A 所需要做的工作了。
当DSP 将脉冲时间计算出来后,由FP G A 芯片———EPM7128S 配合完成脉冲的最终产生。
2.2 FP G A 各单元的功能说明及实现方法(1)同步信号处理单元触发脉冲同步信号的选取,应采用系统电压的基波正序分量作为同步信号,并经过同步信号处理电路得到同步电压过零信号,在各相的过零信号出现时刻,以此为基准,开始发出相应的PWM 波形。
同步信号处理电路还应具有滤除干扰信号的功能。
与同步信号AP 相关的内部标志寄存器有R 和Q 。
寄存器Q 为区别正半周期和负半周期的标志位,Q 武警工程学院学报 2003年第2期图3 基于FPG A 的脉冲发生器的原理示意图=1表示为正半周,Q =0表示为负半周。
寄存器R 为新的周期开始的标志位,当开始一个新的周期时,R 发出一个时钟周期的高电平,基本波形发生单元据此上升沿重新开始从A0发出PWM 波,保证每一个周期都同步,不会发生误差的积累。
实现思想是:在系统同步时钟的作用下,保存当前同步信号S1的状态,并把它的当前值与前一时钟下同步信号G1相比较,若S1<G1,则同步信号有一个下降沿,此时计数器应置初值并开始计数,若S1=G1,则相邻时钟下同步信号没有变化,是无效的;若S1>G1,说明同步信号有个上升沿,也是无效的,不做处理。
AP 、Q 、R 的波形如图4所示。
图4 AP 、Q 、R 波形图(2)时钟分配单元提供内部时序电路运行的时间基准,进行对外部时钟信号的分频。
基本波形发生单元中的计数器需要的时钟频率可编程设置。
(3)总线接口单元接口单元接收DSP 写入的PWM 脉冲宽度数据,保存在相应的缓冲存储单元中,当完整的脉宽数据都送入后,再由控制存储单元读取,刷新内部波形发生单元读取的数据,产生期望的PWM 波形。
与DSP 的接口单元包括地址锁存、译码、8位数据的写入、写信号处理等功能。
因为PWM 脉冲在前半个周期和后半个周期是完全相同的,只是高低电平反相,又因为在半个周期中脉冲是左右对称的,所以如图5所示,一个完整的五脉冲PWM 波形可用A1、A2、…、A10来描述,实际只要DSP 送A1、A2、A3、A4和A5五个脉宽数据。
图5 PWM 的5脉冲波形(4)缓冲及控制存储单元控制存储单元检测到数据已全部送到缓冲器后(即标志位H 置1),刷新存储器单元,DSP 通过实时刷新A1、A2、…、A10来控制PWM 波形的生成。
数据缓冲区采用由总线接口单元和控制存储单元组成的二级结构,具有如下功能和优点:①保证PWM 波形的完整性,只有DSP 将整组数据A1、A2、…、A10都写入内存后,这一组数据才有效;②对于任意一相PWM 波形,当启动发生后,新的波形刷新数据只在下一个脉冲周期才起作用。
(5)基本波形发生单元张涛:基于FPG A 的脉冲发生器的设计利用8位减法计数器实现对PWM 的脉冲宽度A1、A2、…、A10的计数,产生基本的PWM 调制波形。
寄存器angler 的最高位作为需要超前或滞后的标志位。
angler[7]=1,表示超前的角度为angler [6:0],此时,需要在经过半个周期后(即在AP 的上升沿)进行计数延时,延时完成,发出超前的PWM 波形;angler[7]=0,表示滞后的角度为angler[6:0],此时,需要在新的周期开始时(即在AP 的下降沿)进行延时,延时完成后,发出滞后的PWM 波形。
(6)控制逻辑和死区形成单元从PWM 单元生成的六路脉冲是两两反相的,对于同一桥臂上的两个IG B T 全控器件,有可能出现一个管子已开通,而另一个管子还没有关断的情况,从而导致直流侧短路,使开关管永久损坏。
为避免这种情况的发生,最终用于控制IG B T 的PWM 脉冲必须加入死区时间。
原理上十分简单,只需要延时开通,保证同一桥上一管开通时,另一管已经完全管断即可,这就需要在脉冲由“0”跃变到“1”时,自动延时一段时间。
死区可编程设定,范围为1us ～127us 。
控制逻辑和死区形成单元作为一个非独立的模块,内嵌在基本波形发生单元中,实现思想是:生成PWM 脉冲的减法计数器在进行减1操作前,把死区时间从中减掉,计数完成后,让同一桥臂上的两个IG B T 都关断,进行死区的计数,死区延时完成后,再接着进行下一个PWM 脉冲的生成。
死区加入前后的PWM 脉冲波形如图6所示。
图6 死区加入后A 相上的两个IG B T 的PWM 波形图(7)脉冲输出逻辑单元可实现PWM 脉冲的分配、脉冲输出、故障情况下脉冲封锁(此功能实际仿真时并没有实现)、开机/停机控制等功能。
3 软件设计仿真图7是用Verilog HDL 编制的完整程序在MAX +PL US Ⅱ软件中的仿真结果。
其中AP为系统电压的图7 仿真波形图同步信号,A T 为地址译码输入端口,DA 为8位数据输入端口;U 为滞后角度的延时时间状态标志寄存器,武警工程学院学报 2003年第2期在延时过程中保持高电平,延时到重新回到低电平;Q 为同步信号到来的标志寄存器,同步信号到来的同时发出一个时钟周期的高电平;SA 为系统电压状态的锁存寄存器;S1、S4为同一相上PWM 波形的输出端口。
仿真参数设置说明:CL K =1MHz ,Tap =1.8ms 。
仿真结果分析:从仿真波形图中可以观测到PWM 脉冲的输出端S1、S2的输出波形符合要求,上下桥臂的触发脉冲反相,并且死区时间明显。