EDA实验报告一、课程设计题目及要求题目: 十字路口交通灯具体要求:设计一个十字路口得交通灯控制器,能显示十字路口东西、南北两个方向红、黄、绿灯得指示状态。

用两组红、黄、绿三种颜色得灯分别作为东西、南北两个方向红、黄、绿等。

变化规律为:东西绿灯亮,南北红灯亮——东西黄灯亮,南北红灯亮——东西红灯亮,南北绿灯亮——东西红灯亮,南北黄灯亮——东西绿灯亮,南北红灯亮······,这样循环下去。

南北方向每次通行时间为45秒,东西方向每次通行时间为45秒,要求两条交叉道路上得车辆交替运行,时间可设置修改。

绿灯转为红灯时,要求黄灯先亮5秒钟,才能变换运行车道。

并要求所有交通灯得状态变化在时钟脉冲上升沿处。

二、实验编程环境QuartusII 8、0三、课程设计得详细设计方案(一)、总体设计方案得描述1、1、根据交通灯系统设计要求,可以用一个有限状态机来实现这个交通灯控制器。

首先根据功能要求,明确两组交通灯得状态,这两组交通灯总共共有四种状态,我们用ST0,ST1,ST2,ST3 来表示:St0表示东西路绿灯亮,南北路红灯亮;St1表示东西路黄灯亮,南北路红灯亮;St2表示东西路红灯亮,南北路绿灯亮;St3表示东西路红灯亮,南北路黄灯亮;1、2、根据上述四种状态描述列出得状态转换表1、3、根据状态转换表得到交通灯控制器得状态转移图如图所示。

交通灯控制器得状态转移图(二)各个模块设计2、1、控制器模块控制器模块示意图其中,clk 为时钟信号,时钟上升沿有效。

hold 为紧急制动信号,低电平有效。

ared,agreen,ayellow 分别表示东西方向得红灯,黄灯,绿灯显示信号,高电平有效。

bred,bgreen,byellow 分别表示南北方向得红灯,黄灯,绿灯显示信号,高电平有效。

用于控制红绿黄灯得亮暗情况。

2、2、45秒倒计时计数器模块45秒倒计时计数器模块示意图其中,CLK 为时钟信号,时钟上升沿有效。

EN 为使能端,高电平有效。

CR 为紧急制动信号低电平有效。

QL{3、、0}就是计数低位。

QH{3、、0}就是计数高位。

用于45秒得倒计时计数。

2、3、7位译码器模块7位译码器模块示意图其中dat{3、、0}为要译码得信号。

a,b,c,d,e,f,g 为译码后得信号。

用于将45秒倒计时计数得信号译码成数码管可以识别得信号。

2、4、50MHZ 分频器模块50MHZ 分频器模块示意图其中clk 为50MHZ 时钟信号,时钟上升沿有效。

输出clk_out 为1HZ 时钟信号,时钟上升CLK ENCR QL[3、、0]QH[3、、0] OC m45 inst2沿有效。

用于将50MHZ得时钟信号转变成1HZ得时钟信号。

(三)结构图设计(四)仿真电路时序仿真图从图中可瞧到首先进入st0状态,此时东西路绿灯亮,南北路红灯亮;计数器计数到40秒时,交通灯控制器进入st1状态,此时东西路黄灯亮,南北路红灯亮;在st1状态计数器又开始计数,计数器计数到5秒后,交通灯控制器状态进入st2,此时东西路红灯亮,南北路绿灯亮;在st2状态计数器又开始计数,计数器计数到40秒后,交通灯控制器状进入st3状态,此时东西路红灯亮,南北路绿灯亮;在st3状态计数器又开始计数,计数器计数到5秒后,交通灯控制器状态进入st0状态,此时东西路绿灯亮,南北路红灯亮,如些循环反复,完成十字交通路口得红绿灯控制。

A0-G0,A1-G1分别为45到0得译码。

(五)分配引脚为了对此工程进行硬件测试,应将编译成功后得程序下载到目标芯片上,并指定输入输出信号得管脚,以便添加激励信号与测试输出信号。

在下载编译成功得文件之前,需要制定器件得管脚,选择Assignments|Pins命令,在随后出现得下拉列表框中选择对应端口信号名得器件引脚号,如下图:四、设计总结与心得通过此次EDA设计,我系统性得学习了课本上相关得知识,对课堂上得知识更加了解。

通过认真研究课本,使我对EDA程序设计有了一定思路;通过实验课得学习,在程序得设计,程序得调试方面都学到了很多东西,在这几天时间里,实验室得氛围对我们得影响很大,大家一起努力,这也就是我们能完成课设得动力。

其中在编程中也出现了很多得问题,但通过老师与同学得帮助下,把问题一一解决。

其实只要我们自己认真瞧书,仔细分析,仔细调试,就一定会发下错误,在以后得学习中,要理论联系实际,把我们所学得理论知识用到实际当中,学习EDA更就是如此,程序只有经常得写与读得过程中才能提高,这就就是我在这次课程设计中得最大收获。

五、源代码控制器模块:library ieee;use ieee、std_logic_1164、all;use ieee、std_logic_unsigned、all;entity control isport(clk,hold:in std_logic;ared,agreen,ayellow,bred,bgreen,byellow:out std_logic);end control;architecture behavior of control istype state_type is (s0,s1,s2,s3,s4);signal current_state,next_state : state_type;signal counter : std_logic_vector(6 downto 0);beginsynch : processbeginwait until clk'event and clk ='1';if hold='0' thencounter<=counter;elseif counter<89 thencounter<=counter+1;elsecounter<=(others=>'0');end if;end if;end process;processbeginwait until clk'event and clk='1';current_state<=next_state;end process;state_trans:process(current_state) begincase current_state iswhen s0=>if hold='0' thennext_state<=s4;elseif counter<39 thennext_state<=s0;elsenext_state<=s1;end if;end if;when s1=>if hold='0' thennext_state<=s4;elseif counter<44 thennext_state<=s1;elsenext_state<=s2;end if;end if;when s2=>if hold='0' thennext_state<=s4;elseif counter<84 thennext_state<=s2;elsenext_state<=s3;end if;end if;when s3=>if hold='0' thennext_state<=s4;elseif counter<89 thennext_state<=s3;elsenext_state<=s0;end if;end if;when s4=>if hold='0' thennext_state<=s4;elseif counter<39 thennext_state<=s0;elsif counter<44 thennext_state<=s1;elsif counter<84 thennext_state<=s2;elsif counter<89 thennext_state<=s3;end if;end if;end case;end process;output:process(current_state) begincase current_state iswhen s0 =>ared<='0';agreen<='1';ayellow<='0';bred<='1';bgreen<='0';byellow<='0';when s1 =>ared<='0';agreen<='0';ayellow<='1';bred<='1';bgreen<='0';byellow<='0';when s2 =>ared<='1';agreen<='0';ayellow<='0';bred<='0';bgreen<='1';byellow<='0';when s3 =>ared<='1';agreen<='0';ayellow<='0';bred<='0';bgreen<='0';byellow<='1';when s4 =>ared<='1';agreen<='0';ayellow<='0';bred<='1';bgreen<='0';byellow<='0';end case;end process;end behavior;45秒倒计时计数器模块:library ieee;use ieee、std_logic_1164、all;use ieee、std_logic_unsigned、all;entity m45 isport(CLK :in std_logic;EN :in std_logic;CR :in std_logic;QL,QH :out std_logic_vector(3 downto 0);OC :out std_logic);end m45;architecture behav of m45 issignal couL,couH:std_logic_vector(3 downto 0); beginprocess(CR,CLK,EN)beginif CR='0' thencouL<="0000";couH<="0000";elsif clk'event and clk='1' thenif EN='1' thenif(couL=0 and couH=0)thencouL<="0100";couH<="0100";elsif couL=0 thencouL<="1001";couH<=couH-1;elsecouL<=couL-1;end if;end if;end if;end process;process(couL,couH)beginif(couL=0 and couH=0) thenOC<='1';elseOC<='0';end if;end process;QL<=couL;QH<=couH;end behav;7位译码器模块:library ieee;use ieee、std_logic_1164、all;entity seg7 isport(dat : in std_logic_vector(3 downto 0);a,b,c,d,e,f,g : out std_logic);end seg7;architecture arc of seg7 issignal tmp :std_logic_vector(6 downto 0); beginprocess(dat)begincase dat iswhen"0000"=>tmp<="0000001";when"0001"=>tmp<="1001111";when"0010"=>tmp<="0010010";when"0011"=>tmp<="0000110";when"0100"=>tmp<="1001100";when"0101"=>tmp<="0100100";when"0110"=>tmp<="0100000";when"0111"=>tmp<="0001111";when"1000"=>tmp<="0000000";when"1001"=>tmp<="0000100";when"1010"=>tmp<="0001000";when"1011"=>tmp<="1100000";when"1100"=>tmp<="0110001";when"1101"=>tmp<="1000010";when"1110"=>tmp<="0110000";when"1111"=>tmp<="0111000";when others=>null;end case;end process;a<=tmp(6);b<=tmp(5);c<=tmp(4);d<=tmp(3);e<=tmp(2);f<=tmp(1);g<=tmp(0);end arc;50MHZ分频器模块:library ieee;use ieee、std_logic_1164、all;use ieee、std_logic_unsigned、all;entity devide isport(clk :in std_logic;clk_out :out std_logic);end devide;architecture arc_devide of devide isbeginprocess(clk)variable count:integer range 0 to 49999999;beginif clk'event and clk='1' thenif(count=49999999)thencount:=0;clk_out<='1';elsecount:=count+1;clk_out<='0';end if;end if;end process;end architecture arc_devide;。