摘要通过实验学习和训练，掌握基于计算机和信息技术的电路系统设计和仿真方法。

要求：1. 熟悉multisim软件的使用，包括电路图编辑、虚拟仪器仪表的使用和掌握常见电路分析方法。

2. 能够运用multisim软件对模拟电路进行设计和性能分析，掌握eda设计的基本方法和步骤。

multisim常用分析方法：直流工作点分析、直流扫描分析、交流分析。

掌握设计电路参数的方法。

复习巩固单级放大电路的工作原理，掌握静态工作点的选择对电路的影响。

了解负反馈对两级放大电路的影响，掌握阶梯波的产生原理及产生过程。

关键字：电路仿真 multisim 负反馈阶梯波目次实验一 (1)实验二............................................................................................. 11 实验三 (17)实验一单级放大电路的设计与仿真一、实验目的1. 设计一个分压偏置的单管电压放大电路，要求信号源频率5khz(峰值10mv) ，负载电阻5.1kω，电压增益大于50。

2. 调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出信号波形，并测试对应的静态工作点值。

3. 调节电路静态工作点(调节电位计)，使电路输出信号不失真，并且幅度尽可能大。

在此状态下测试：①电路静态工作点值；②三极管的输入、输出特性曲线和? 、 rbe 、rce值；③电路的输入电阻、输出电阻和电压增益；④电路的频率响应曲线和fl、fh值。

二、实验要求1. 给出单级放大电路原理图。

2. 给出电路饱和失真、截止失真和不失真且信号幅度尽可能大时的输出信号波形图，并给出三种状态下电路静态工作点值。

3. 给出测试三极管输入、输出特性曲线和? 、 rbe 、rce值的实验图，并给出测试结果。

4. 给出正常放大时测量输入电阻、输出电阻和电压增益的实验图，给出测试结果并和理论计算值进行比较。

5. 给出电路的幅频和相频特性曲线，并给出电路的fl、fh值。

6. 分析实验结果。

三、实验步骤实验原理图：饱和失真时波形：此时静态工作点为：所以，i（bq）=4.76685ua i(cq)=958.06700ua u(beq)=0.62676vu(ceq)=0.31402v 截止失真时波形：此时静态工作点为：所以，i(bq)=2.07543ua i(cq)=440.85400ua u(beq)=0.60519vu(ceq)=5.54322v 最大不失真时波形：篇二：eda课程设计实验报告电子电工实习华北电力大学实验报告实验名称课程名称电子电工实习专业班级：学生姓名：号：成绩：指导教师：实验日期：2013-12 | | | |学第页共页第页共页第页共页第页共页篇三：eda课程设计实验报告课程设计报告课程名称数字系统与逻辑设计课题名称专业班级 1181 学号 201113120107 姓名肖浪指导教师2013年 7月 2日湖南工程学院课程设计任务书课程名称数字系统与逻辑设计课题专业班级通信工程1181 学生姓名学号 201113120107 指导老师乔汇东吴德建任务书下达日期 2013 年 6月 23日任务完成日期 2013 年 7月 2日《数字系统与逻辑设计》课程设计任务书一、设计目的全面熟悉、掌握vhdl语言基本知识，掌握利用vhdl语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。

二、设计要求1、设计正确，方案合理。

2、程序精炼，结构清晰。

3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单及程序框图。

4、上机演示。

5、有详细的文档。

文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。

三、进度安排第十八周星期一：课题讲解，查阅资料星期二：总体设计，详细设计星期三：编程，上机调试、修改程序星期四：上机调试、完善程序星期五：答辩星期六-星期天：撰写课程设计报告附：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（a4大小的图纸及程序清单）。

正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。

正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。

目录一、课题的主要功能 (3)1.1问题描述 (3)1.2 功能描述 (4)二、课题的功能模块的划分 (4)2.1 系统的总体框图 (4)三、主要功能的实现 (5)3.1 1 8进制加法器设计 (5)3.2 2 16进制计数器设计 (5)3.3 列驱动设计 (5)3.4 字体显示控制器 (5)3.5 顶层文件设计 (5)四、系统调试与仿真 (6)4.1 程序仿真图 (6)4.2 16*16 led点阵显示引脚分配 (8)4.3 程序运行结果 (9)五、总结与体会 (9)六、附件 (10)七、课程设计评分表.............................................................................. . (20)一、课题的主要功能1.1问题描述本实验主要完成汉字字符在led 上的显示，16*16 扫描led 点阵的工作原理与8 位扫描数码管类似，只是显示的方式与结果不一样而已。

下面就本实验系统的16*16 点阵的工件原理做一些简单的说明。

16*16 点阵由此256 个led 通过排列组合而形成16 行*16 列的一个矩阵式的led 阵列，俗称16*16 点阵。

单个的led 的电路如下图11-1 所示：图11-1 单个led 电路图由上图可知，对于单个led 的电路图当rn 输入一个高电平，同时cn 输入一个低电平时，电路形成一个回路，led 发光。

也就是led 点阵对应的这个点被点亮。

16*16 点阵也就是由16 行和16 列的led 组成，其中每一行的所有16 个led的rn 端并联在一起，每一列的所有16 个led 的cn 端并联在一起。

通过给rn 输入一个高电平，也就相当于给这一列所有led 输入了一个高电平，这时只要某个led 的cn 端输入一个低电平时，对应的led 就会被点亮。

具体的电路如下图11-2所示：图11-2 16*16 点阵电路原理图在点阵上显示一字符是根据其字符在点阵上的显示的点的亮灭来表示的，如下图11-3所示：图11-3 字符在点阵上的显示在上图中，显示的是一个“汉”字，只要将被“汉”字所覆盖的区域的点点篇四：eda技术实验报告实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握max+plusii的层次化设计方法。

通过一个4位全加器的设计，熟悉用eda软件进行电路设计的详细流程。

二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。

1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。

半加器h-adder由与门、同或门和非门构成。

co 四位加法器由4个全加器构成三、实验内容：1. 熟悉quartusii软件界面,掌握利用原理图进行电路模块设计的方法。

quartusii设计流程见教材第五章:quartusii应用向导。

2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol) （3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口1s2s3s4co （4）为管脚和节点命名：在管脚上的pin_name处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。

（5）创建缺省（default）符号：在 file菜单中选择 create symbol files for current file 项，即可创建一个设计的符号，该符号可被高层设计调用。

3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->other files->vector waveform file），保存后进行仿真（processing ->start simulation），对4位全加器进行时序仿真。

给出波形图，并分析仿真结果是否正确。

1位半加器：原理图：仿真波形：1位全加器：原理图：仿真波形：4位全加器：原理图：仿真波形：4位全加器仿真结果正确：例：0011(a)+0111(b)+0(ci)结果为1010(s)，进位co为0。

5．思考如何在原理图中输入一个总线，并与其他总线连接？先选中细线，然后右击，选”bus line”,总线是以粗线条表示。

与其他总线连接：例如一根8位的总线 bus1[7..0]欲与另三根分别为1、3、4个位宽的连线相接，则它们的标号可分别表示为bus1[0],bus1[3..1],bus1[7..4]。

实验二简单组合电路的设计一、实验目的：熟悉quartusii vhdl文本设计流程全过程。

学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

二、实验原理vhdl硬件描述语言是一种可以从多个层次上对数字逻辑电路进行建模的国际标准(ieee),本次实验是用vhdl设计一个简单的数字组合逻辑电路，并结合quartusii环境和实验电路进行硬件测试。

三、实验内容：1）根据实验一中一位全加器的电路原理图，改用vhdl语言文本输入方法，设计一位全加器，要求采用结构化的描述方法。

设计完成后，利用quartusii集成环境进行时序分析、仿真，记录仿真波形和时序分析数据。

2）用vhdl语言设计一个四选一数据选择器电路。

要求先设计一个二选一数据选择器mux21，然后利用元件例化语句设计四选一数据选择器mux41，同样请给出时序分析数据和仿真结果。

3）硬件测试（选用器件 epf10k10 pin84）管脚锁定：1）一位全加器 a pio23(i/o19) 30 sw1 b pio24(i/o20) 35sw2 ci pio25(i/o21) 36 sw3 s pio21(i/o16)27 led10 co pio19(i/o8) 29 led12 2)四选一数据选择器 a1pio23 30 sw1a0 pio24 35 sw2 d3 pio27 38 sw5 d2 pio28 39 sw6 d1 pio29 47 sw7d0 pio30 42 sw8 yout 29 led12四、思考题比较原理图输入法和文本输入法的优缺点。