芯片设计中具有十分重要的意义。 图。
因为 Ｌ → ０， 故 Ｎ →∞，于是得到 τ
表１是线延时在不同工艺下占总延
其中 Ｒ和 Ｃ分别代表单位长度 ＝Ｒ＊Ｃ＊ｌ＊ｌ／２。可以看出，线的延时
时的比例关系。可以清楚的看到： 的电阻和电容，ｌ代表总的线长。经 与线长的平方成正比，减小线的长
度可以大大降低延时，同时延时与
２ 庄镇泉，胡庆生． 电子设计自 动化． 科学出版社． ２０００
３ Ｌ．Ｔ．Ｐｉｌｌａｇｅ ａｎｄ Ｒ．Ａ．Ｒｏｈｒｅｒ． Ａｓｙｍｐｔｏｔｉｃ Ｗａｖｅｆｏｒｍ Ｅｖａｌｕａｔｉｏｎ ｆｏｒ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ． ＩＥＥＥ Ｔｒａｎｓ．ＣＡＤ，１９９０，９（９）
４ Ｆ．Ｙ．Ｃｈａｎｇ． Ｔｒａｎｓｉｅｎｔ Ｓｉｍｕｌａｔｉｏｎ ｏｆ Ｎｏｎｕｎｉｆｏｒｍ Ｃｏｕｐｌｅｄ Ｌｏｓｓｙ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅｓ Ｃｈａｒａｃｔｅｒｉｚｅｄ ｗｉｔｈ Ｆｒｅｑｕｅｎｃｙ－ Ｄｅｐｅｎｄｅｎｔ Ｐａｒａｍｅｔｅｒｓ，Ｐａｒｔ Ⅱ： Ｄｉｓｃｒｅｔｅ Ｔｉｍｅ Ａｎａｌｙｓｉｓ． ＩＥＥＥ Ｔｒａｎｓ．ｏｎ ＣＡＳ． １９９２
５ Ｊａｎ Ｍ．Ｒａｂａｅｙ． 数字集成电路 设计透视． 清华大学出版社
６ 洪先龙，严晓浪，乔长阁． 超 大规模集成电路布图理论与算法 ． 科学出版社． １９９８
（收修改稿日期：２００３－０６－２３）
结语 对于时钟频率要求很高的电 路，或者说以追求高速为目的的设 计，如 ＣＰＵ设计，广泛采用全定制
参考文献 １ 秦晓凌，潘中平 ．“ＡＳＩＣ／ＳＯＣ 后端设计作业流程剖析”． 中国集成 电路． ２００２
３ ８ ２００３．１０ 电子设计应用 ｗｗｗ．ｅａｗ．ｃｏｍ．ｃｎ
时钟偏差和时钟树综合
载不同；在时钟网中插入的缓冲器 不同等等。
时钟偏差过大会引起同步电路 功能混乱，一般要求时钟偏差不能 超过时钟周期的１０％。
综合。在算法中，这个问题可描述
为：给定时钟源点Ｃ ，给定平面内时 ０
钟端点的集合 Ｃ＝｛Ｃ ，Ｃ ，Ｃ …Ｃ ｝，
１２
ｉ
ｎ
那么就是连接各个Ｃ ，使得以下两 ｉ
网表以及写出时序限制
文件，送给ａｐｏｌｌｏ做布局
布线，采用的基本流程
如图 ２所示。
时钟树在布线前
做，说明时钟信号优先
级是高于一般信号的。
做时钟树会碰到以下几
项必要的指标：树的根
结点、时钟周期、树的最
大延迟、树的最小延迟、
图３ 平衡的时钟树综合
传递时间和缓冲器的种 类等等，要按其特点设
定一组特别的参数。这
ｍａｘ ｔ（Ｃ０，Ｃｉ）， ｉ∈｛１，２…ｎ｝ ｍａｘ｜ｔ（Ｃ０，Ｃｉ）－ｔ（Ｃ０，Ｃｊ） ｜ ｉ，ｊ∈ ｛１，２…ｎ｝
实例 在ＡＳＩＣ后端设计中，基于时序 的布局布线就是为了解决连线时延 而产生的。对高速电路后端设计采
用自动布局布线。由
ｄｅｓｉｇｎ ｃｏｍｐｉｌｅｒ综合生成
通信与计算机
数。 电路板的板材选用 Ｎｅｌｃｏ 的
Ｎ４０００－２，在 １ＧＨｚ实际测量的介电 常数是４．１，正切损耗角是０．００４，板 才厚度是 ０．８ｍｍ。图 ２ 是对 ＬＮＡ 进 行实际测试的增益。平均值是 ４６ｄＢ，图形的产生：先用安捷伦的 频谱分析仪（Ｅ４４４０Ａ）进行测量，然 后用生成的 ｄａｔａｆｉｌｅ在 Ｍｉｃｒｏｗａｖｅ Ｏｆｆｉｃｅ里用散射参量生成图形。由 于没有专用仪器，所以没法测量噪 声系数，但是在接收 －１３０ｄＢｍ的输
式都达到最小化：
高速电路使得所有时序的容差
由于时钟偏差的存在，所以时
都非常小，也对精确定位电路各部 分的延迟模型提出了更高的要求。 理想的时钟是：时钟同时到达各个 同步单元。但是实际上这是不可能 的。我们把到达各个同步单元的最 大时间差叫做时钟偏差。产生时钟 偏差的原因有：时钟源到各个时钟
钟周期公式应为 Ｔ＝Ｔｃｏ＋Ｔｄｅｌａｙ＋Ｔｓｅｔｕｐ ＋ Ｔｓｋｅｗ（其中Ｔｃｏ是同步元件的内部 延时；Ｔｄｅｌａｙ是组合逻辑部分延时； Ｔｓｅｔｕｐ是触发器的建立时间）。随着工 艺的发展，Ｔｃｏ、Ｔｄｅｌａｙ和 Ｔｓｅｔｕｐ都有明 显的降低，所以降低Ｔｓｋｅｗ成为提高 电路速度的关键。在ＡＳＩＣ后端设计
是一种需要多实践，多
摸索的经验。采用台积
电的０．２５µｍ库做了高速 电路的时序驱动布局布
线，在时钟布线时选择
平衡时钟树（见图３）。
在时滞时间满足要
求的前提下，注意分析
图 ２ ＡＳＩＣ布局布线流程
图４ 高速电路的各个时钟树节点（４ ｌｅｖｅｌｓ）
了时钟树综合前后的一 些数据信息。这 38
ｗｗｗ．ｅａｗ．ｃｏｍ．ｃｎ 电子设计应用 ２００３．１０ １ ９
表１ 不同工艺下线延时占总延时的比例
ＲＣ 成正比，故应该采用 ＲＣ较小的 金属进行长线传输。一种有效的方
法是缓冲器插入。加入缓冲器后，
缓冲器本身会带来延时，但是由于
它减小了线长，大大降低了线延
时，所以总的延时还是减小了。如
果在长ｌ的线中点加一个缓冲器，那
么我们可以计算：
图１ 互连线的分布式模型
τｔｏｔａｌ ＝ τ１＋τｂｕｆ＋τ２＝Ｒ＊Ｃ＊ｌ＊ｌ／ ８＋τｂｕｆ＋Ｒ＊Ｃ＊ｌ＊ｌ／８＝Ｒ＊Ｃ＊ｌ＊ｌ／４＋τｂｕｆ
３ Ｒａｎｄａｌｌ Ｗ． Ｒｈｅａ． ＨＦ Ｆｉｌｔｅｒ Ｄｅｓｉｇｎ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｓｉｍｕｌａｔｉｏｎ
４ Ｕｌｒｉｃｈ Ｌ． Ｒｏｈｄｅ， Ｄａｖｉｄ Ｐ． Ｎｅｗｋｉｒｋ． ＲＦ／Ｍｉｃｒｏｗａｖｅ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ ｆｏｒ ｗｉｒｅｌｅｓｓ ａｐｐｌｉｃａｔｉｏｎ
５ Ｇｕｉｌｌｅｒｍｏ Ｇｏｎｚａｌｅｚ， Ｐｈ．Ｄ． Ｍｉｃｒｏｗａｖｅ Ｔｒａｎｓｉｓｔｏｒ Ａｍｐｌｉｆｉｅｒｓ Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ
入功率时，效果非常好。
结语 本设计实现的 ＬＮＡ 和国内其 他厂家生产的 ＬＮＡ比较起来，具有 在Ｌ波段的噪声系数小，增益大，频 带宽等优点。是一种比较理想的 ＬＮＡ 方案。■
参考文献 １ 傅君眉． 微波无源和有源电路原 理． 西安：西安交通大学出版社． １９８８
２ Ｊｅｒｅｍｙ Ｅｖｅｒａｒｄ． Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ ＲＦ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ
不能沿用传统的设计流程，因为随 把互连线建模为单个电阻Ｒ和单个
ｘ是线上任一点到信号源点的
着器件尺寸的不断减小和电路规模 电容 Ｃ 的模型，计算它们的 ＲＣ 延 距离，而 Ｖ是该点的电势。这个方
的扩大，门的延时越来越小，限制 时，对于较长的互连线就不太适用 程没有闭解，一般采用近似解。输
电路性能提高的主要因素是互连延 了。对于较长的互连线，分布式模 出 点 的 时 间 常 数 为 ： τ ＝ 迟。因此，精确地计算互连延迟在 型是比较精确的，图１是它的示意 Ｒ＊Ｃ＊Ｌ＊Ｌ＊（Ｎ（Ｎ＋钟 网络，一般搭成网格状的，这需要 经验丰富的工程师来完成。这种网 络使得时钟偏差减小，大大提高了 设计的性能。
对于自动布局布线，有些好的 算法时钟偏差最小化过程要在延迟 优化以后进行。由于时钟树的延迟 已经最小化，因此，时钟偏差最小化 只需对各时钟汇点的延迟进行合理 的再分配即可，而不会破坏延迟最 小化的结果。Ｓｙｎｏｐｓｙｓ 公司的Ａｓｔｒｏ 是用来做百万门以上设计的布局布 线工具，适合于０．１８µｍ及其以下的 工艺， Ａｓｔｒｏ ＣＴＳ的主要特征是：为 了有更好的预测能力，布局和ＣＴＳ 同时进行；局部ｓｋｅｗ分析和优化；增 加的时钟树优化，以解决最后一分 钟的 ＥＣＯ。在百万门级以上的设计 中，采用Ａｓｔｒｏ做时序驱动布局布线 将带来极好的时序收敛效果。
（收稿日期：２００３－０６－２６）
19 些数据如下：
从前后数据比较可以看出，虽 然最长和最短延时时间比时钟树综 合前都要增大，但是它们的差值— —总体时钟偏差大大减小了。通过 做时序驱动的布局布线，对高速电 路进行了优化，使其性能得到了最 佳，最后的时钟频率可达２００Ｍ。时 钟树节点（４ ｌｅｖｅｌｓ）如图４所示。
其中τｂｕｆ是缓冲器的延时。由于
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Ｉ Ｃ 设计
工艺的发展以及缓冲器设计的要 端点的路径长度不同；各个端点负 中，解决这个问题的方法是时钟树
求，现在的缓冲器延时τｂｕｆ是相当小 的，比较前后的延时，可以知道总 的延时是可以大大减小的。
Ｉ Ｃ 设计
■ 同济大学信息与控制工程系 唐振宇
Ａ Ｓ Ｉ Ｃ 后端设计中的时序偏差 以及时钟树综合
摘 要：同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行 布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化 时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时 钟树综合”时由工具自动完成“ 。时钟树综合”在ａｐｏｌｌｏ里是在布局完成后布线之前做的。
关键词：缓冲器插入；时钟偏差；时钟树综合
引言
随着工艺的发展，线延时逐渐占据 过列写节点 ＫＣＬ方程，并且使单位
在传统的集成电路设计中，只 了主导地位。
长度Ｌ→０，经过一系列数学推导可
须考虑门本身的延迟，互连引起的
对于线的延时，已经提出了不 以得出下面的微分方程：
延迟可忽略。深亚微米芯片的设计 少模型。较早的有ｌｕｍｐｅｄ ｍｏｄｅｌ，它