瓷学院半导体课程设计报告设计题目 n型半导体材料的设计与性能分析专业班级学号指导教师完成时间一﹑杂质半导体的应用背景半导体中的杂质对电离率的影响非常大，本征半导体经过掺杂就形成杂质半导体，半导体中掺杂微量杂质时，杂质原子的附近的周期势场的干扰并形成附加的束缚状态，在禁带只能够产生的杂质能级。

能提供电子载流子的杂质称为施主杂质，相应能级称为施主能级，位于禁带上方靠近导带底附近。

一、N型半导体在本征半导提硅（或锗）中掺入微量的5价元素，例如磷，则磷原子就取代了硅晶体中少量的硅原子，占据晶格上的某些位置。

磷原子最外层有5个价电子，其中4个价电子分别与邻近4个硅原子形成共价键结构，多余的1个价电子在共价键之外，只受到磷原子对它微弱的束缚，因此在室温下，即可获得挣脱束缚所需要的能量而成为自由电子，游离于晶格之间。

失去电子的磷原子则成为不能移动的正离子。

磷原子由于可以释放1个电子而被称为施主原子，又称施主杂质。

在本征半导体中每掺入1个磷原子就可产生1个自由电子，而本征激发产生的空穴的数目不变。

这样，在掺入磷的半导体中，自由电子的数目就远远超过了空穴数目，成为多数载流子（简称多子），空穴则为少数载流子（简称少子）。

显然，参与导电的主要是电子，故这种半导体称为电子型半导体，简称N型半导体。

二、P型半导体在本征半导体硅（或锗）中，若掺入微量的3价元素，如硼，这时硼原子就取代了晶体中的少量硅原子，占据晶格上的某些位置。

硼原子的3个价电子分别与其邻近的3个硅原子中的3个价电子组成完整的共价键，而与其相邻的另1个硅原子的共价键中则缺少1个电子，出现了1个空穴。

这个空穴被附近硅原子中的价电子来填充后，使3价的硼原子获得了1个电子而变成负离子。

同时，邻近共价键上出现1个空穴。

由于硼原子起着接受电子的作用，故称为受主原子，又称受主杂质。

在本征半导体中每掺入1个硼原子就可以提供1个空穴，当掺入一定数量的硼原子时，就可以使半导体中空穴的数目远大于本征激发电子的数目，成为多数载流子，而电子则成为少数载流子。

显然，参与导电的主要是空穴，故这种半导体称为空穴型半导体，简称P型半导体。

由于本征载流子浓度随温度的迅速变化，用本征材料制作的器件性能很不稳定，所以制造半导体器件需用含适当杂质的半导体材料。

从20世纪70年代到现在，杂质掺杂主要是由高温的扩散方式来完成，杂质原子通过气相源或掺杂过的氧化物扩散或淀积到基体的表面上，这些杂质浓度将从表面逐渐下降，而杂质分布主要是由高温与扩散时间来决定的。

在半导体中，杂质对电导率的影响非常大，本征半导体经过掺杂就形成杂质半导体，一般可分为N型半导体和P型半导体。

半导体中掺入微量杂质时，杂质原子附近的周期势场受到干扰并形成附加的束缚状态，在禁带中产生附加的杂质能级。

能提供电子载流子的杂质称为施主杂质，相应能级称为施主能级，位于禁带上方靠近导带底附近。

相应地，能提供空穴载流子的杂质称为受主杂质，相应能级称为受主能级，位于禁带下方靠近价带顶附近。

对于该半导体材料的性能要工作温度区间在300～500K之间；饱和区杂质要完全电离，即磷的浓度在1011～3*1017cm-3）的围；电导率相比于本征半导体增加非常n保持等于杂质浓度。

大；载流子浓度二﹑参数说明表1 Si半导体材料的性质态密度有效质量m 0电子 1.062 空穴0.591注该数据来源于 恩科、朱秉升、罗晋生编著，《半导体物理学》，电子工业，2008年第七版。

表2物理常数名称数值波尔兹曼常数k 0 1.380*10-23J/K 电子伏特eV 1.602*10-19J 普朗克常量h 6.625*10-34J ·s 电子静止质量m 0 9.108*10-31kg 室温（300K ）的k 0T 值 0.026eV 热力学零温度0K-273.16C o三﹑性能指标分析（1) 杂质全部电离温度()233*00h 2ln ln 231n D D m k N D T T k E π⎪⎪⎭⎫ ⎝⎛+⎪⎭⎫ ⎝⎛=⎪⎭⎫⎝⎛⎪⎪⎭⎫ ⎝⎛∆-式中 D -—未电离施主占施主杂质数的百分比 D N —施主浓度 k 0─波尔兹曼常数 M*n ─电子有效质量 h ─普朗克常量 D E ─施主能级 T ─温度利用上述关系式对不同的D E ∆和D N ，可以决定杂质基本上全部电离（90％)所需的温度。

D N =3*1017，DE ∆=0.044eV ，k 0=1.380*10-23J/K ，*n m =1.062m 0，m 0=9.108*10-31kgD -=10％,h =6.625*10-34J ·s 带入式得：T ≈300K （2） 载流子浓度分析 1.低温弱电离区当温度很低时，大部分施主杂质能级仍为电子所占据，只有很少量的施主杂质发生电离，导带中的电子全部由电离施主杂质所提供。

P 0=0,n o =n +D ,因此：⎪⎪⎭⎫⎝⎛--+=⎪⎪⎭⎫ ⎝⎛--T k E E N Tk E E N F D DFc c 00exp 21exp式中 c N ─导带的有效状态密度 C E ─导带底能量 F E ─费米能级 上式即为杂质电离是的电中性条件。

因+D n 远比D N 小，所以1)ex p(0>>--Tk E E FD ，则式简化为：⎪⎪⎭⎫⎝⎛⎪⎭⎫ ⎝⎛++=c D D c F N N T k E E E 2ln 220 上式 说明，低温弱电离区费米能级与温度﹑杂质浓度以及掺入何种杂质原子有关。

E E CE FE DT N C =0.11N D（1）低温弱电离区 E F 与 T 的关系将费米能级对温度求微商得：()⎥⎦⎤⎢⎣⎡-⎪⎪⎭⎫ ⎝⎛=-+⎪⎪⎭⎫ ⎝⎛=232ln 22ln 222ln 2000c D c c D F N N k dT N d T k N N k dT dE ④ 图（1）可以看出T →0K 时，c N →0，dTdE F开始为∞+,E F 上升很快。

随着c N 的增大，dTdE F不断减小，E F 随温度升高而增大的速度变小。

当温度上升使得D D c N e N N 11.0223==-时，0=dTdE F ，F E 达到极值。

因此杂质含量越高，F E 达到极值的温度也越高。

当温度再升高时，0<dTdE F，，E F 开始下降。

2.中间电离区温度继续升高，当D c N N >2后，式中的第二项为负值，这时F E 下降至2Dc E E +以下。

当温度升高使F E =D E 时，则1ex p 0=-Tk E E FD ，施主杂质有1/3电离。

3.强电离区当温度升高至大部分杂质都电离时，这时c D N n ≈+，有1ex p0<<-Tk E E DF ，E 位于D E 之下。

⎪⎪⎭⎫⎝⎛+=c D c F N N Tk E E ln 0 ⑤由上式可知，F E 由温度和施主杂质浓度所决定。

4.过渡区当半导体处于饱和区和完全本征激发之间时，导带中的电子一部分来源于全部电离的杂质，另一部分则由本征激发提供，价带中产生一定量空穴电中性条件为：00p N n D += ⑥式中 0n ─导带中电子浓度 0p ─价带中空穴浓度 D N ─已全部电离的杂质浓度⎪⎪⎭⎫ ⎝⎛+=i D i F n N Tarcsh k E E 20 ⑦式中 i E ─禁带中部位置 i n ─本征载流子浓度在一定温度时，如果已知i n 及D N ，就能算出)2(iD n N arcsh ，从而算出（F E -i E ）。

当iDn N 2很小时，F E -i E 也很小，即F E 接近i E ，半导体接近于本征激发；当iDn N 2很大时，则F E -i E 也很大，接近于饱和区。

5.高温本征激发区当温度足够高时，本征激发产生的本征载流子数远多于杂质电离产生的载流子数，这时的电中性条件是00p n =。

F E 接近于禁带中线，载流子浓度随温度升高而迅速增加。

图（2）n 型Si 中电子浓度n 与温度T 的关系图（2）是掺p 的n 型硅的电子浓度与温度的关系曲线，可知，在低温时，电子浓度随温度的说过而增加。

温度升高100K 时，杂质全部电离，温度高于500K 后，本征激发开始起主要作用。

所以温度在100～500K 之间杂质全部电离，载流子浓度基本上就是杂质浓度。

（3）材料饱和区特征 1.饱和区的温度围对于掺P 的Si ，掺杂浓度在（5*1015～3*1017)cm -3围，其对应的温度围为：()max min T N D →,()min max T N D →，即：()1.0exp 2=⎪⎪⎭⎫⎝⎛-c D D c N N kT E E Dc D N N kT E 20exp =⎪⎭⎫⎝⎛∆⑧()233*00h 2ln ln 231n D m k N D T T k E π⎪⎪⎭⎫ ⎝⎛+⎪⎭⎫ ⎝⎛=⎪⎭⎫⎝⎛⎪⎪⎭⎫ ⎝⎛∆- ⑨由上⑧ ⑨两式得该饱和区的温度围为：300～500K（4） 掺杂后性能改善分析 1.温度对载流子浓度的影响当温度处于饱和区时，因施主杂质几乎完全电离，所以载流子的浓度D N n =0，因此温度对载流子浓度几乎没影响。

对比于本征半导体，杂质半导体具有稳定的工作区间，便于半导体在器件中使用。

2.电导率与载流子浓度的关系杂质浓度（cm -3）图（3）硅杂质半导体电阻率与杂质浓度的关对于n 型半导体电阻率为：nnq μρ1= ⑩式中 n μ─电子迁移率 q ─电子电荷300K 时，由图（3）可看出轻掺杂时（杂质浓度1016～1018cm -3），载流子浓度近似杂质浓度，即n ≈N D ,p ≈N A ,而迁移率随杂质的变化不大，可认为是常数。

因而电阻率与杂质浓度成反比关系，杂质浓度越高，电阻率越小；当杂质浓度增高时，曲线偏离直线，原因是：一是杂质在室温下不能全部电离，二是迁移率随杂质浓10 10 10 10 10101010 10 101010 1010 201819 15 1617 -3 14-21013 -1 32 1度的增加将显著下降。

四﹑工艺可行性分析1.掺杂元素与晶体结构的匹配性由于硅原子和磷原子的大小相近，并且它们的价电子壳层结构比较相近。

所以磷在硅中都是替位式杂质。

如下图（4）所示。

图（4）P 在晶体硅中的位置如图（4）所示，一个P 原子占据了Si 原子的位置，P 是5价原子，其中4个价电子与周围的4个Si 原子形成共价键，剩余一个价电子。

并且P 原子所在位置也多余一个正电荷+q ，掺杂后其效果是形成一个正电中心+P 和一个多余的价电子。

由于这个价电子受到+P 的束缚作用很弱，极小的能量就能使它挣脱束缚，成为“自由电子”在晶格中自由运动。

实验测得该能量大小为044.0=∇D E 。