硬件Layout元器件布线规范篇目录概述 (3)1.1.C OMMON R OUTING R ULE (3)1.2.PWM的布线 (15)1.3.CLK的布线 (21)1.4.RJ45 TO T RANSFORMER的布线 (25)1.5.SFP的布线XFP的布线 (28)1.6.SGMII,GMII(RGMII),MII的走线(MAC TO PHY端) (33)1.7.POE部分的布线 (38)1.8.RS485布线 (46)1.9.CPU子系统的布线 (47)概述本文是用来描述硬件研发部元器件布线设计规范手册,从EMI,散热,噪声,信号完整性,电源完整性,等角度,来规范元器件布线设计。
此部分的Check应该Layout 布线阶段执行,并在Layout Review阶段做Double Check,若升级时Key Component 有更改,需要对以下内容再次Check。
Common Routing Rule1.1.1传输线传输线分为2种:微带线(Microstrip)和带状线(stripline)微带线(Microstrip):一般走在外层的Trace.带状线(stripline):一般走内层的 Trace.微带线与带状线的特征阻抗不一样,必须避免不同形态的传输线存在于不同的层面上。
1.1.2跨Plane高频信号走线必须注意不跨不同的Power Plane的问题,否则会因为回流路径不好造成信号完整性的问题。
铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现,如有,请确认不会造成对电源完整性,和参考平面有影响。
如下图所示:图1第一层有2个不同的Plane AGND&DGND,图2 CLK Trace 同时跨在AGND与DGND,此信号严重会受到干扰。
所以此类问题一定要检查一下!1.1.3绕线1, Serpentine Trace (蛇形线):一般在BUS和CLK应用上,为了要求等长,必须较短的Trace要求绕线增加长度,方能达到所需的要求。
2,绕线需要注意那些事项:首先要注意本身的间距S,S间距越小,信号相互decouple越明显,信号质量越差,所以根据实际情况,设置一定范围的S是很有必要的,一般根据空间的限制,依据3-W原则,S必须为2倍线宽为佳。
3, 3-W法则:例如当信号线宽度为5mil时,则Trace两旁的Space需为10mil,如此可降低2线之间的串扰(crosstalk),一般针对高频信号做要求,如CLK,需要做3-W法则来降低串扰,或者是做GND做屏蔽处理。
1.1.4Damping ResistorDamping Resistor:一般高频信号在Source端会加一颗串接电阻做阻抗匹配及Damping Resistor 最常见的是CLK 信号,而Damping Resistor摆的位置必须靠近Source端越近越好。
如下图:1.1.5Decouple CapacitorPower:一般IC都需要有Power才能正常工作,Power通常是接IC的VCC以及GND pinDecouple 电容;一般为了让IC能等到较稳定的电源,通常会在VCC pin加decoupling 电容滤除noise.这些电容要求越靠近IC 越好,太远则没有效果。
参考下图所示:Power Trace: Trace 宽度依流过的电流来决定的,按1A=40mil处理。
Power Trace 太细容易造成Drop 电压太大。
Vref是很重要的电压需求,其电流很小也很容易受到干扰,所以线宽要粗及线距要大,布线需小心处理。
一般Chip 都有PLL 的需要,这个锁相环电路直接关系到Core频率和其他外围器件性能的的稳定(比如CPU的Memory, MAC的GE/HG),所以一般都要加L/C filter 以确保很小的noise 所以L/C filter 需要靠近IC端,而且还要注意是否存在跨不同power plane的问题。
1.1.6GND & Vcc & Chassis GND的切割1,RJ45 TO Transformer: Transformer的一次侧&2次侧,GND CHASSIS & GND Signal 之间必须要保持80-120mil间距隔离开,相隔的间隙用高压电容跨接。
0.01uF/3KV或者bead.2,GND CHASSIS & GND →接机壳大地;GND Signal→接PCB上的所有信号线的GND。
3,PCB内层所有不同的GND必须清楚的隔开没有地平面的电流回路设计:a 如果需要走线,应将其线宽尽量加粗b 如果不能采用GND为参考平面,需要用星形连接策略。
c 数字电流不能流经模拟器件d 高速电流不能流经低速器件RJ45前端分割示意图:Transforme的最大特点就是能隔断用UTP把相距甚远的两台处在通讯状态下的两台计算机之间的直流联系,而以交流脉冲信号形式传送的有用数据信号可畅通无阻地通过它。
从而,既可顺利地进行通讯,又避免了因两地的地电位不同引起的大电流烧坏计算机。
对于无用有害的直流或缓变大电流来讲,Transformer相当处在断开状态的开关,对于有用的交流脉冲数据信号来讲,Transforme相当处在闭合状态的开关。
所以这部分的布线要求如下:从RJ45到Transformer走线以CHASSIS_GND为参考平面,没有走线的PLANE一律挖空。
CHASSIS_GND与GND 的间距最少保持在1.5mm.,对于高压变压器可以将大部分能量泄放到CHASSIS_GND上,如果CHASSIS_GND与GND\POWER距离太近的话,会将高压或者高频噪声耦合到我们的以太网系统当中,造成对系统伤害或不稳定。
而PHY到Transformer的走线则以GND为参考或者PWR。
E1/T1的前端布线处理:变压器下的电源和地平面必须挖空;GND CHASSIS接接口地和机壳大地;GND CHASSIS & GND Signal 之间必须要保持80-120mil间距隔离开,并且不要连接;由于E1有平衡和非平衡模式,前端可按照差分走线,走线可适当加宽到0.3mm已保证大电流不会烧断;信号线下的GND CHASSIS全部挖空,以上关于地的处理是防止对端设备没有接地时产生干扰出现crc错误4, 单点接地图1图2一般单点接地的线宽都比较粗,这样的话保持电流路径阻抗尽可能的低。
PWM的布线以MPS1580为例:1, PGND 与 AGNDPGND=Dirty GND, 针对大电流的GNDAGND=Quite GND, 针对相位补偿,Feedback,噪声敏感pin角的GND.2.高速开关的trace宜越粗越短越好,并且尽量避免灌孔。
如下图黑色阴影部分所示3,所有的sub-component 离PWM IC 尽可能的近。
如下图所示,为AC电路路径。
红色为:当MOSFET打开时,电流的流向方向。
蓝色为:当MOSFET关断时,电流的流向方向。
为了减少trace的杂散电感,(V=L*di/dt), 以降低EMI的辐射,减少各个接地点的点位差。
最大限度的减小脉冲电流环路,将Q1,Q2(一般的上管和下管),和输入电容相互靠近,而且连接点(Phase)为整片铜片焊盘。
增加一些陶瓷电容(范围:0.1uF-0.001uF)来改变高频旁路。
4,减少高频电压振铃加宽并且缩短MOSFET S与D极之间的引线以减小杂散电感,如果EMI要求很高,需要加一个小型RC缓冲来减小节点的高频振铃,或者在G极放置0-10欧姆电阻(经验值),以减少G极驱动信号也有助于减小节点的高频振铃。
5,缩短栅极驱动路径栅极驱动信号的完整性(电压电平,上升和下降时间),对于电路工作和效率是很重要的,所以短而宽的栅极驱动引线减小了引线的电感。
具体引线标准参考如下:如果从栅极驱动到MOSFET栅极的PCB引线长度超过1inch,那么引线的电感大约为25nH,如果栅极驱动电流为2A,且上升和下降时间为10ns,而且粘合线盒PCB引线上的压降为0.6V和5V,这样可能减缓MOSFET的开关响应时间。
这些电感同样可能与栅极电容引起高频振荡。
6,栅极驱动电源(BST和VCC)的去耦电容应该靠近IC和AGND,反馈分压电阻应该尽量靠近IC端。
控制电路不能放在交流回路中间。
7,对Cin和Cout的要求防止滤波电容引线过长,以至于等效串联电感过大,电容放置最好按2侧放置为宜。
因为按列放置电容并顺序连线非常美观但这种布局会使距离电源开关或整流器最近的电容比其它电容器承受更多的波纹电流,从而缩短该电容的使用寿命。
参考顺序为:电解电容(固体电容)> 钽电容<陶瓷电容8, 散热铺铜箔的标准因为PCB的载流能力一直没有一个固定的说法,结合我们公司的实际情况,我们表层铺铜都是1oz厚度,大家以MIL-STD-275 为标准参考以下数值:温升为10C时的线宽.10mil过1A电流。
对于D-PAK封装的MOSFET(或者带有E-PAD的PWM IC)应该充分拓展其漏极(D)的引脚底衬或者E-PAD,增加其与焊盘的接触面积,将热量散到主板的铜箔上。
如有必要还可以打via来进一步提高散热效果。
9,PCB在Power-In 的connector(or DC-Jack),底下的Ground 与Power层要挖空,特别是POE的PCB。
在高压的情况下要格外注意这个情况。
CLK的布线1,CLK电路尽量放在PCB中心位置,一般以MAC为中心。
尽量靠近MAC端。
2,R356-R359,C515-C518 必须放在靠近U14源端。
3,MAC_CLK,6128_CLK,PHY_CLK,尽量走表层,包GND,GND NET上必须沿线打VIA 地空。
4,对与差分CLK,源端匹配电阻需要尽可能近靠近BUFFFER。
AC耦合电容和跨接电阻(片外的匹配都是在+,-之间跨接一个100欧的电阻,这个视具体芯片而定有些LVDS的匹配都是在片内)需要放在靠近芯片接收端。
在一般情况下差分时钟的电平都是LPECL(直流匹配时用130欧上拉,同时用82欧下拉;交流匹配时用82欧上拉,同时用130欧下拉。
但两种方式工作后直流电平都在1.95V左右),所以电平匹配电阻也需要靠近源端。
5,OSC电路零件摆放Vcc 必须经过滤波电路进入Vin端,顺序依次为电容>bead>电容,必须经过滤波电容后进入Vin.6, OSC 下方任何信号都不能经过,设立禁止区(手动设置)。
禁止区需禁止所有层面的自动铺铜进入禁止区,在CLK的 pin处留一个缺口让GND铜箔进入OSC下方。
7, Crystal 的布线:线路上的Y1,C497,C498,必须放置在IC Pin旁边,Trace越短越好。