eda考试题及答案题分为两部分～第一部分画图制pcb 版～分9个图，要分别进行练习～如下:1、用protel99画出原理图，并制出相应的3000*3000(mil)PCB板其中:U1的封装为DIP14，U2的封装为DIP16，R1、R2的封装为AXIAL0.3，C1的封装为RAD0.2，Y1的封装为XTAL1，S1的封装为DIP16，J2的封装为SIP2。
2、用protel99画出原理图，并制出相应的3000*3000(mil)PCB板其中:R1、R2、R3、R4、Rc、RL的封装为AXIAL0.4，Rw的封装为VR3，C1、C2、Ce的封装为RB.2/.4，Q1的封装为TO-92A，J1、J2的封装为SIP2。
3、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:R1、R2、R3的封装为AXIAL0.4，R的封装为VR2，UA741的封装为DIP8，JP1、JP2的封装为SIP2。
4、用protel99画出原理图，并制出相应的3000*3000(mil)PCB板其中:R1、R2、R3、R4、R5、R6、R7的封装为AXIAL0.4，U1、U2、DS1的封装为DIP16。
5、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:U1、U2的封装为DIP14，J1、J2的封装为SIP2。
6、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:U1的封装为DIP16，U2、U3的封装为DIP14， J2的封装为SIP3。
7、用protel99画出原理图，并制出相应的2000*3000(mil)PCB板其中:R1、R2、R3、R4、R5、R6、R7的封装为AXIAL0.4，Rw的封装为VR3，U1的封装为DIP8， J1的封装为SIP2。
8、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中: U1的封装为DIP16，U2的封装为DIP14，J1的封装为SIP6。
9、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:U1的封装为DIP14，J1的封装为SIP2，R1、R的封装为SAXIAL0.4，R2的封装为VR3，C1的封装为RAD0.2。
第二部分，eda 的仿真实验～一共19种类型;如下:1、用VHDL语言编程设计四选一电路，并在MAX+PLUS?上进行仿真验证。
198页LIBRARY IEEE;USE IEEE.std_logic_1164.ALL; ENTITY MUX41 ISPORT(A,B : IN STD_LOGIC;X : IN STD_LOGIC_VECTOR(3 downto 0);Y : OUT STD_LOGIC); END ENTITY MUX41;ARCHITECTURE ART OF MUX41 ISSIGNAL SEL : STD_LOGIC_VECTOR(1 downto 0);BEGINSEL<=B&A;PROCESS (X, SEL)ISBEGINIF(SEL="00") THENY<=X(0);ELSIF (SEL="01") THENY<=X(1);ELSIF (SEL="10")THENY<=X(2);ELSEY<=X(3);END IF;END PROCESS ;END ART;2、用VHDL语言编程设计四舍五入判别电路，输入为BCD码，输入大于等于五时，输出为1，否则为0，并在MAX+PLUS?上进行仿真验证。
讲过。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHE ISPORT(A,B,C,D : IN STD_LOGIC;y : OUT STD_LOGIC); END SHE;ARCHITECTURE A OF SHE IS BEGINY<=D OR (C AND A)OR(C AND B);END A;3、用VHDL语言编程设计八位双向总线缓冲器，EN=0时缓冲器工作，DIR=0时，由A向B传送数据，DIR=1时，由B向A传送数据，并在MAX+PLUS?上进行仿真验证。
200页LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY BIDIR ISPORT(EN,DIR : IN STD_LOGIC;A,B : INOUT STD_LOGIC_VECTOR(7 downto 0)); END BIDIR;ARCHITECTURE a OF BIDIR ISSIGNAL AOUT,BOUT: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS (A,EN,DIR) ISBEGINIF (EN='0')AND(DIR='1') THEN BOUT<=A;ELSE BOUT <="ZZZZZZZZ";END IF;B<=BOUT;END PROCESS ;PROCESS(B,EN,DIR) ISBEGINIF (EN='0'AND DIR='1') THEN AOUT <=B;ELSE AOUT<="ZZZZZZZZ";END IF;A<=AOUT;END PROCESS;END a;4、用VHDL语言编程设计带使能端的8-3线优先编码器，并在MAX+PLUS?上进行仿真验证。
196页LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY ENCODER1 ISPORT(A,B,C,D,E,F,G,H : IN STD_LOGIC;Y0,Y1,Y2 : OUT STD_LOGIC); END ENCODER1;ARCHITECTURE ART OF ENCODER1 ISSIGNAL SY: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS (H,G,F,E,D,C,B,A)ISBEGINIF H='1' THEN SY<="111";ELSIF G='1' THEN SY<="110";ELSIF F='1' THEN SY<="101";ELSIF E='1' THEN SY<="100";ELSIF D='1' THEN SY<="011";ELSIF C='1' THEN SY<="010";ELSIF B='1' THEN SY<="001";ELSIF A='1' THEN SY<="000";ELSE SY<="XXX";END IF;END PROCESS;Y0<=SY(0);Y1<=SY(1);Y2<=SY(2);END ART;5、用VHDL语言编程设计带使能端的JK触发器，并在MAX+PLUS?上进行仿真验证。
202页LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY JKCFQ ISPORT(J,K,CLK : IN STD_LOGIC;Q,QB : OUT STD_LOGIC); END JKCFQ;ARCHITECTURE ART OF JKCFQ ISSIGNAL Q_S,QB_S: STD_LOGIC;BEGINPROCESS (J,K,CLK)ISBEGINIF (CLK'EVENT AND CLK='1') THENIF (J='1'AND K='0') THENQ_S<='1';QB_S<='0';ELSIF (J='0'AND K='1') THENQ_S<='0';QB_S<='1';ELSIF (J='1'AND K='1') THENQ_S<=NOT Q_S;QB_S<=NOT QB_S;END IF;END IF;Q<=Q_S;QB<=QB_S;END PROCESS;END ART;6、用VHDL语言编程设计一位全加器，并在MAX+PLUS?上进行仿真验证192页--orLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY OR2A ISPORT(A, B : IN STD_LOGIC;C : OUT STD_LOGIC); END OR2A; ARCHITECTURE a OF OR2A IS BEGINC<=A OR B;END a;--h_adderLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PORT(A, B : IN STD_LOGIC;SO, CO : OUT STD_LOGIC); END H_ADDER; ARCHITECTURE a OF H_ADDER IS BEGINSO<=(A OR B)AND(A NAND B);CO<=NOT(A NAND B); END a;F_adderLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER IS PORT(AIN,BIN,CIN : IN STD_LOGIC;SUM,CO : OUT STD_LOGIC); END F_ADDER; ARCHITECTURE a OF F_ADDER ISCOMPONENT H_ADDERPORT(A, B : IN STD_LOGIC;SO, CO : OUT STD_LOGIC);END COMPONENT;COMPONENT OR2APORT(A, B : IN STD_LOGIC;C : OUT STD_LOGIC);END COMPONENT;SIGNAL S1,S2,S3 : STD_LOGIC; BEGINU1: H_ADDER PORT MAP (AIN,BIN,CO=>S1,SO=>S2);U2: H_ADDER PORT MAP (S2,CIN,S3,SUM);U3: OR2A PORT MAP (A=>S1,B=>S3,C=>CO); END a;7、用VHDL语言编程设计一个8位的单向总线缓冲器，并在MAX+PLUS?上进行仿真验证。