黄王玉化清建制制作作
1. 数据和地址引脚（续） A19/S6～A16/S3（Address/Status）
地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期T1 输出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电 平无效 其他时间输出状态信号S6～S3（S3S4的代码组
总线周期 M / IO* WR* RD*
存储器读 高
高
低
存储器写 高
低
高
I/O读
低
高
低
I/O写
低
低
高
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基本控制信号的组合方法
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2. 读写控制引脚（续3）
BHE*/S7: 高8位数据总线允许/状态复用引脚 输出，三态，低电平有效。在T1时钟周期为低电 平表示高8位数据线AD8~AD15上数据有效，否则 表示只使用AD0~AD7上的8位数据。由ALE锁存 。和A0可用于分别选中奇偶地址的字或字节。 T2/T3/TW/T4 周期输出S7,但8086的S7状态没定义 在8088下叫SS0*
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2. 读写控制引脚（续1） M / IO*（Input and Output/Memory）
I/O或存储器访问，输出、三态 该引脚输出低电平时，表示CPU将访问 I/O端口，这时地址总线A15～A0提供16位 I/O口地址 该引脚输出高电平时，表示CPU将访问存 储器，这时地址总线A19～A0提供20位存 储器地址 （8088正好相ห้องสมุดไป่ตู้）
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2. 读写控制引脚（续2）
READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8086 CPU会在第3个时钟 周期的前沿测试该引脚 如果测到高有效，CPU直接进入第2个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有 效则进入第2个时钟周期，否则继续插入等待周 期Tw。
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2. 读写控制引脚（续2） WR*（Write）
写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端 口读入数据
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2. 读写控制引脚（续3） M/IO*、WR*和RD*是最基本的控制信号 组合后，控制2种基本的总线周期
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2. 读写控制引脚（续4）
SS0*（System Status 0） 8088最小组态模式下的状态输出信号 它与IO/M*和DT/R*一道，通过编码指示 CPU在最小组态下的8种工作状态：（表5.3）
1. 取指 5. 中断响应 2. 存储器读 6. I/O读 3. 存储器写 7. I/O写 2. 过渡状态 8. 暂停
最小组态（模式）
MN/MX接+5V 构成小规模的应用系统,只有8086一个微处理器, 所有的总线控制信号均为8086产生，系统中的总线控
制逻辑电路，减少到最少。
最大组态（模式）
MN/MX接地。 用于大型（中型）8086/8088系统中,系统总是包含有
两个或多个微处理器，其中一个主处理器就是8086或 8088，其它的处理器称协处理器，协助主处理器工作。 需要总线控制器来变换和组合控制信号。
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协处理器：
数值运算协处理器8087：由硬件实现高精度 整数浮点段运算。
输入输出协处理器8089：相当两个DMA通 道的处理器。
增加协处理器，不再占用8086时间， 大大提高系统的运算速度效率。
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8086的引脚图
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8086/8088的引脚信号(最小组态)
合和段寄存器有关,S5只是IF状态，S6表示当前正 在于总线相连）
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2. 读写控制引脚
ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚： AD15～AD0和A19/S6～A16/S3正在传送地址 信息 由于地址信息在这些复用引脚上出现的时 间很短暂，所以系统可以利用ALE引脚将 地址锁存起来
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3. 中断请求和响应引脚
INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽 中断 该请求的优先级别较低，并可通过关中断 指令CLI清除标志寄存器中的IF标志、从 而对中断请求进行屏蔽
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2. 读写控制引脚（续5）
DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动
DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）
第五章 微处理器外部结构和总线 操作时序
主要内容： 5.1 8086/8088CPU的引脚功能 5.2 8086/8088总线构成（两种模式） 5.2 8086/8088系统总线时序
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学习目的
通过对本章的学习，应该能够达到下列要求： 描述处理器总线 说明处理器的工作状态特点 了解8086CPU的引脚 分析8086CPU基本总线周期时序
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教学重点
最小组态下的基本引脚和总线形成 最小组态下的总线时序
黄玉清制作
5.1 8086/8088引脚功能
学习外部特性,首先了解其引脚信号，关 注以下几个方面：
引脚的功能 信号的流向 有效电平 三态能力
输出正常的低电平、高 电平外，还可以输出高 阻的第三态
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8086CPU的两种组态
1. 数据和地址引脚 2. 读写控制引脚 3. 中断请求和响应引脚 4. 总线请求和响应引脚 5. 其它引脚
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1. 数据和地址引脚 AD15～AD0（Address/Data）
双向，三态，高电平有效。分时传送16 位数据和地址的低16位。由ALE锁存地 址信息。在总线周期T1用来输出地址， 在其他时钟周期中，读周期时处于悬浮 状态，写周期时传送数据。