7.2 静态CMOS电路
延时分析方法
规则
最坏的情况发生在有尽可能多的FET串联时的情形 最长的下降时间取决于最长的nFET串联链 最长的上升时间取决于最长的pFET串联链
步骤
找到最长的nFET串联链导通时的逻辑组合，确定等 效电路，计算时间参数，求出下降时间
找到最长的pFET串联链导通时的逻辑组合，确定等 效电路，计算时间参数，求出上升时间
InN
In1
In2
PDN
InN
PMOS only
上拉逻辑链
F(In1,In2,…InN)
NMOS only
下拉逻辑链
7.2 静态CMOS电路
阈值电压损失
PUN
PDN VDD
VDD
S
D
0 VDD
CL
VDD 0
D
CL
S
VDD VGS
VDD
D
S
VGS
S
D
0 VDD - VTn CL
VDD |VTp| CL
n Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje
Nikolic，2003. Chapters 6。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工 业出版社，2004.10。第6章。
精选数字集成电路 设计组合逻辑电路
讲解讲义(ppt)
本章概要
概述 静态CMOS电路 镜像电路 C2MOS 准nMOS电路 动态CMOS电路
n 多米诺逻辑 n 双轨逻辑电路 n CMOS逻辑电路的比较 n 多路选择器 n 二进制译码器 n 优先权译码器
本章参考书
n John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 9. 中译本：周润德译，超大规模集成电路与系统导论，电子工业出 版社，2004.1。第9章。
fa(bc)(de)
7.2 静态CMOS电路
实例2:版图设计
fa(bc)(de)
7.2 静态CMOS电路
实例3
VDD
B A
C
D
A D
BC
O U T = D + A • (B + C )
7.2 静态CMOS电路
实例4
7.2 静态CMOS电路
OAI22
A
C
B
D
X
PUN
D
C
X = (A+B)•(C+D)
PMOS），占用面积小 n 速度较快(通过预充电，只有从输入1到0有延迟时间） n 功耗较大
7.1 概述
无比逻辑与有比逻辑
有比逻辑：逻VO 辑 L或V 功 OH与 能器 、件相对尺寸 无比逻辑：逻VO 辑 L和V 功 OH与 能器 、件相对尺寸
7.2 静态CMOS电路
基本构成
VDD
In1
In2
PUN
X
VDD
C
D
B
A
A
BA
B
C
D
GND
PDN
7.2 静态CMOS电路
延时与输入组态有关(1)
Rp
Rp
A
B
RCint
A
n Delay is dependent on the pattern of inputs
n Low to high transition
n both inputs go low n delay is 0.69 Rp/2 CL
7.1 概述
静态CMOS与动态CMOS
n 静态CMOS逻辑电路 n 输出-输入逻辑关系与时间无关(开关过渡期除外） n 利用晶体管的串-并联组合实现逻辑 n 晶体管数多（n个扇入需要2n个管子，n个NMOS，n个PMOS）， 占用面积大
n 速度较慢 n 功耗较小 n 动态CMOS逻辑电路 n 输出-输入逻辑关系与时间有关 n 利用时钟和MOSFET的电荷存储特性实现逻辑 n 晶体管数少（n个扇入需要n+2个管子，n+1个NMOS，1个
Delay
2.5
A=B=10
Pattern
(psec)
2
A=B=01
67
A=1 0, B=1
1.5
A=1, B=01
64
1
A=1, B=10
A= 01, B=1
61
0.5
A=B=10
45
0 0
-0.5
A=1, B=10
80
100
200
300
400 A= 10, B=1
81
time [ps]
NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m CL = 100 fF
7.1 概述
Logic In
Circuit
In Out
组合逻辑与时序逻辑
Logic
Out
Circuit
State
(a) Combinational 组合逻辑电路
Output = f(In)
(b) Sequential 时序逻辑电路
Output = f(In, Previous In)
组合逻辑电路的输出只与当前输入值有关（稳态下），而时序逻辑电路的输出不仅取决于当前 的输入值，而且取决于前一个输入值，因此必须有保存前一个输入值的部件，即寄存器
间构成pFET电路； n nFET和pFET组合
而成完整电路。
7.2 静态CMOS电路
实例1:PUP与PDN设计
f abc
7.2 静态CMOS电路
实例1:CMOS电路设计
f ABC
7.2 静态CMOS电路
实例1:版图设计
f abc
版图方案1
版图方案2
7.2 静态CMOS电路
实例2:PUP与PDN设计
n one input goes low n delay is 0.69 Rp CL
n High to low transition
n both inputs go high n delay is 0.69 2Rn CL
7.2 静态CMOS电路
延时与输入组态有关(2)
Voltage [V]
3
Input Data
单用PUN或PDN传输逻辑，会产生阈值电压损失
7.2 静态CMOS电路 PUP与PDN之间的对偶关系
实例: NAND2
7.2 静态CMOS电路
一般设计步骤
n 用与、或、非门构成逻辑图； n 利用nFET与逻辑门之间的关系（或并与串），在输出与地之间
构成nFET电路； n 利用pFET与逻辑门之间的关系（或串与并），在输出与VDD之
7.2 静态CMOS电路
传播延时:估算
RON =
VDD Rp
A
F Rn
CL A
VDD
Rp
A
B
Rn B
Rp
F CL
Rn A
VDD Rp
B
Rp
A
F
Rn
Rn
A
B
CL
(a反) I相n v器e rt e r