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低功耗研究的背景
SOC power trends
Figure 2. IC power trends: actual vs. specified. Courtesy Si2 LPC.
2014-6功耗研究的背景
可靠性
随着设计复杂性的加深和IC性能的提高，单片集成封装的功耗 呈逐年上升趋势，在高性能处理器中功耗问题尤其突出。尽管采用 了各种制冷措施来维持系统的正常运行，但功耗转化的焦耳热将对 电路性能产生很大影响。功耗的上升意味着电迁移率的增加，当芯 片温度上升到一定程度时，电路将无法正常工作。这将直接影响到 复杂系统的性能并进而损害整个系统的可靠性，尤其对那些生命周 期长和可靠性要求高的电子产品，功耗的挑战已经十分严重。

封装技术
多芯片封装 芯片级的I/O功耗大约占整个功耗的1/4~1/2，因此，在多芯片系统中优先考虑的是减
少I/O功耗。片间接口电容的大小为pF数量级，而多芯片封装电容仅仅为fF数量级。

器件互联优化
版图设计中最简单的低功耗方法是对具有较高活动性的信号选择上层金属布线。上层 金属与基板被一层较厚的二氧化硅隔开，由于布线的物理电容随着氧化层的厚度的增 加而减小。合理的布局和布线对低功耗是很重要的。在低功耗布局和布线中，往往以 活动性与电容的乘积为目标，活动性高的布线应尽可能短，基于布局布线的低功耗可 以降低18%左右的功耗。
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低功耗的基本理论
Ptotal= Pswitching+Pshort-circuit+Pleakage
总功耗
= kCV2f+τkVIsc+VIleak
fmax (V Vthreshold )2 V
Ileak exp(
qVthreshold
) (kT )
其中：f是系统的频率；k是跳变因子，即整个电路的平均反转比 例；C是门电路的总电容；V是供电电压；τ是电平信号从开始变 化到稳定的时间。
器件栅电容和节点电容，它们和器件工艺有关； 连线电容，随着工艺发展，连线电容已经超过器件电容。
途径（2）
为了减小电容，改进电路结构，减少所需MOS管数目是减小负载电容、
降低功耗的重要途径。 SOI CMOS由于有隐埋SiO2隔离，寄生电容极小，使SOI CMOS电路
比体硅CMOS电路有更快的速度和更低的功耗。
y
Vout ( H )
I ST
CSL
VSS
Ks
可开关源阻抗电阻
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低功耗设计技术
常用技术
时钟关断（Clock-Gating）； 多域值电压库（Multi-threshold libraries）； 多电压（Multi-Voltage）； 电源关断（Power Gating or Power Shutoff）； 带状态保持功能的电源关断（Power Gating with State Retention）； 动态电压频率缩放（Dynamic Voltage and Frequency Scaling）； 自适应电压频率缩放（Adaptive Voltage and Frequency Scaling ）； 低电压待机（Low-Vdd Standby）等。
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低功耗设计技术
电路级低功耗设计
电路级低功耗设计可以细化到每个晶体管尺寸的定制，每个器件的参 数设定等操作。在电路级设计阶段，还可通过更改电路结构来降低功耗。 SoC中总线的数据线和地址线一般都比较多，比较长，每条线都需要驱 动负载，通常占总功耗的15~20%，有的甚至70%以上。 降低信号摆幅 电荷再循环总线结构：把整个电势差分成几等分，利用总线各数 据位电容上存储的电荷电势的变化来传输数据。
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低功耗设计技术
Figure 11. Power reduction techniques.
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低功耗设计技术
设计层次
SOC低功耗的设计是一项需要从顶层到底层各个阶段进行 优化设计的工作，通常采用的设计方法是按不同的设计层次采 用相应的功耗优化技术，包括： 工艺级低功耗技术； 电路级低功耗技术；
Sun’s Surface Rocket Nozzle Nuclear Reactor
8086
1000
100
10 4004 8008 8085 386 286 8080 1
Hot Plate
P6 Pentium® 486
1970 1980 1990 2000 2010 Figure 1. Power density with shrinking geometry. Fred Pollack
P 01
N 0 (2 N N 0 ) P 0P 1 P 0 (1 P 0) 22 N
式中：P0输出为0状态的概率；P1输出为1状态的概率；N0真值表中输出为0状态的数目。
对于 nMOS的动态逻辑电路，当求值期间输出通过nMOS放电后，在下 次预充电期间会出现0到1的转换概率为
短路功耗的存在，是因为电路的输入波形是非理想的，上升时间 和下降时间不为零，如图所示：
VDD VIN VT VIN I int VOUT CL i SHORT GND I PEAK VDD-VT
t
t
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低功耗的基本理论
静态功耗
静态功耗是由漏电流引起的。在纳米尺度的IC设计中，漏电 流是一个关键问题。据统计，在90nm工艺下，IC漏电流功耗约占 整个功耗的1/3，在65nm以后的工艺下，IC漏电流功耗已占总功耗 的一半以上。 静态功耗主要包括两部分： 1. 由亚阈值泄露电流引起的功耗； 2. 栅极泄露功耗。 亚阈值漏电流可表示为：
电压以及减少漏电流来降低静态功耗。
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降低集成电路功耗的途径
Ptotal= kCV2f+τkVIshort+VIleak
途径（1）
1、降低电源电压 但降低电压不是无限制的，必须考虑降低电压对电路速度的影响。
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在存储器设计中，为减少缓存漏电，可以采用数据保持门控接地、动态
阈值SRAM等。
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低功耗设计技术
逻辑级功耗优化技术
由于大的RAM比小的RAM耗电多，可以将整块的RAM分成小块可 以降低存取功耗；另外，在不存取时，保持RAM片选无效，地址、 数据为恒定值。 采用时钟门控技术：时钟是惟一在所有时间都充放电的信号，而且 很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对 降低整个系统的功耗产生很大的影响。
降低集成电路功耗的途径
针对工艺的临界电压Ve： Ve=1.1Ee*Leff
途径（1）
式中：Ee是引起载流子速度饱和的临界电场；Leff为晶体管沟道的有效长度。 对于低功耗设计，Ve可以作为电源电压的上限，下限由噪声容限决定。
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降低集成电路功耗的途径
• 降低负载电容
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降低集成电路功耗的途径
途径（2）
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降低集成电路功耗的途径
• 减少开关活动性
途径（3）
开关活动性与数据频率和开关活动率有关，节点的开关活动由两部分：一 是静态部分，只依赖于电路拓补关系及输入信号的统计分布；二是动态部分， 是考虑电路的时序行为。 对于静态逻辑，N输入逻辑门在一周期内输出从0到1转换的几率：
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低功耗设计技术
工艺级低功耗设计
多阈值工艺（MTCMOS）: 在关键路径上采用阈值较低的器件， 而在非关键路径上用高阈值器件。虽然会因此增大延迟，但由此换得 漏电功耗的降低；
变阈值工艺（VTCMOS）:采用动态改变衬底偏置电压以改变阈值。
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Outline
低功耗的研究背景
低功耗的基本理论
降低集成电路功耗的途径 低功耗设计技术 低功耗评估技术 功耗和能量效率
技术发展
总结
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低功耗研究的背景
为什么需要低功耗设计
随着工艺特征尺寸的缩小以及复杂度的提高，单位面积上的功 耗密度急剧上升，已经达到封装、散热、以及底层设备所能支持 的极限；
I sub I0 (e[Vth / S ][1 eqVds / kT ])
从公式可看出，亚阈区漏电流与阈值电压有密切关系。当阈值减 小时，亚阈区漏电流会呈指数级快速增大。
为了减少栅极泄露，需要研究高介电常数的新材料。（HKMG）
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低功耗的基本理论
散热问题、可靠性问题也要求IC的功耗越小越好；
对现在流行的移动计算，系统的低功耗设计及其IC的低功耗设 计，是其生存的关键；
最后全球都在倡导绿色环保科技理念，保护环境，节约能源。
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低功耗研究的背景
Source: Intel
功率密度
10000 Power Density (W/cm2)