１ 系统及其要求
由于米波段无线电波的频率较高， 这就要求数字接收机的模 拟信号输入频带较宽， 能 够达到 ３００Ｍｈｚ 左右的带 宽 ， 使 之 能 够 直接射频采样雷达回波； 由于空情雷达十分重视对远距离小目标 的检测， 这就要求数字接收机要具有很高的动态范围， 提高微弱 目标回波信号的信噪比； 对于 ＤＢＦ 体制雷达， 就要求数字接收机 不仅具有多通道同时同步工作的能力， 还要求每个数字接收通道 具有较强的相似性， 并具有幅相校正能力； 可达几十路甚至上百 路的通道数目， 也对系统集成度提出了较高要求， 同时通用化、模 块 化 的 设 计 也 有 利 于 系 统 的 可 扩 展 性 、可 靠 性 和 可 维 护 性 。
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嵌入式系统应用
米波段 ＤＢＦ 体制雷达数字接收机的实现
Ｉｍ ｐ ｌｅ ｍ ｅ ｎ ｔａ ｔｉｏ ｎ ｏ ｆ Ｍｅ ｔｒｅ Ｗａ ｖｅ Ｂａ ｎ ｄ ＤＢＦ Ｒａ ｄ ａ ｒ Ｄｉｇ ｉｔａ ｌ ｒｅ ｃｅ ｉｖｅ ｒ
在整个雷达系统联调之前， 由一块内定时板给数字接收机 提供调试时需要的定时时序。当整机联调时， 整个雷达系统的其 他分系统－ 波形产生、接收前端 等 也 需 要 定 时 时 序 （如 图 １ 所 示）， 此 时 对 整 个 雷 达 系 统 提 供 定 时 时 序 的 为 一 块 功 能 更 为 强 大、接口更加丰富的外定时板。为了使两套定时时序不互相冲 突 ， 在 二 次 底 板 上 使 用 一 组 Ｍｕｘ， 根 据 上 位 机 命 令 选 通 内 、外 定 时， 从而决定整个系统的定时时序是由内定时板产生还是外定 时板产生（图 ３）。
图 ４ ＤＳＰ 软件架构 ＤＢＦ 体制雷达 中 ， 通 道 间 幅 相 不 一 致 会 导 致 天 线 方 向 图 的 旁瓣会升高， 信噪比降低， 严重影响空域滤波效果。当已经知道 通道间幅度和相位误差后， 对回波数据乘以校正因子即实现多 通道的幅相校正。由于雷达通道数较多， 直接在 ＩＳＬ５２１６ 中设置 校正因子进行幅相校正， 与在信号处理机中利用 ＤＳＰ 进 行 多 通 道的幅相校正相比， 可以大幅度减小运算负荷。因此在通道校正 中 断 中 ， 每 块 ＴＤＲＢ０ 需 要 从 信 号 处 理 机 获 得 校 正 因 子 ， 具 体 如 图 ４ 所示。 数 字 接 收 机 利 用 上 位 机 通 过 ＰＣＩ 总 线 给 ＴＤＲＢ０ 加 载 ＤＳＰ 程序， 由于 ＰＣＩ 总线的共享性， ＤＳＰ 程序不是同步开始 工作。为 了保证板间数据始终同步， 要求定时时序要在所有板卡的 ＤＳＰ 程序都加载之后才 能提供， 这样所 有 ＴＤＲＢ０ 的 ＤＳＰ 同 时 进 入
数字接收机在整个雷达系统中所处的位置如下图所示。频
陶青长： 博士研究生 基金项目：总装预研基金（编号不公开）
综提供给数字接收机采样时钟， 接收前端把天线接收下来的信 号经过多级滤波放大后送给数字接收机。数字接收机再把经过 ＡＤＣ 和数字下变频、脉压之后的数据传给信号处理机。
创 新
２ 数字接收机的设计和实现
２．１ 单块数字接收板硬件的设计 数 字 接 收 机 的 主 要 功 能 模 块 为 单 板 完 成 １０ 通 道 数 字 接 收 的 板 卡－ ＴＤＲＢ０。ＴＤＲＢ０ 是 基 于 ＣＰＣＩ 总 线 的 标 准 ６Ｕ 板 卡 ， 其 单板总体框图如图 ２ 所示。 为了直接射频采样米波段电波并适应错综复杂的电磁环 境， 数字接收机需要很高的工作带宽和大的动态范围。这就要 求 ， 输 入 给 ＡＤＣ 信 号 的 带 宽 很 宽 ， 以 及 在 很 宽 的 带 宽 内 还 具 有 很 低 的 噪 声 电 平 ， 因 此 对 ＡＤＣ 模 块 电 路 的 设 计 要 非 常 小 心 。 ＴＤＲＢ０ 采 用 了 ＡＤ６６４５ 作 为 模 数 转 换 器 件 。ＡＤ６６４５ 采 样 率 范 围 在 ３０～１０５Ｍｈｚ， 量 化 位 数 １４ｂｉｔ， 输 入 信 号 带 宽 ２７０Ｍｈｚ， 单 片 集成了采保电路和电压参考电路， 为设计提供了方便。 ＴＤＲＢ０ 的特点之一为通道 较 多 ， 故 选 用 专 用 ＤＤＣ 芯 片 完 成 数 字 下 变 频 和 抽 取 滤 波 等 功 能 ， 与 ＦＰＧＡ 实 现 ＤＤＣ 功 能 相 比， 具有开发周期短、每通道性价比较高等优势。这里选用 ＩＳＬ５２１６， 其 单 片 集 成 ４ 个 独 立 可 编 程 数 字 下 变 频 通 道 ， 数 据 带 宽 １Ｍｈｚ， 可 实 现 单 级 最 多 ２５６ 阶 的 ＦＩＲ， 因 此 非 常 适 合 米 波 段 雷达的窄带信号数字滤波。为了完成 １０ 通道的数字接收， 可采
在米波段 ＤＢＦ 体制雷达中采用数字接收机， 可以直接射频 采样实现软件雷达， 大幅度减少接收前端的设备量， 并具有模 拟接收机不可比拟的稳定性。 本 文 提 出 一 种 基 于 ＣＰＣＩ 总 线 的 数 字 接 收 机 ， 它 由 多 块 单 板 完 成 １０ 通 道 数 字 接 收 的 板 卡 － ＴＤＲＢ０、用 于 实 时 存 储 数 字 接 收 后 数 据 的 ＳＣＳＩ 磁 盘 阵 列 、提 供 各种时序的内定时控制板和连接它们的二次底板组成， 并由上 位机软件加载多块板卡的程序， 并保证多个数字接收通道之间 采样的数据保持同步。
Ｊ４ 和 Ｊ５ 上共 ８１ ｂｉｔ ＩＯ 管脚， 可自定义用， 也可用于最大 传 输 速
率 ３２０ＭＢ／Ｓ 的 ＦＰＤＰ 总线。
２．２ 数字接收机平台的搭建
在米波段 ＤＢＦ 体制雷达中， 由多块 ＴＤＲＢ０ 组成的数字接
收机， 与由多块信号处理板卡组成的信号处理机共用一个 ２１ 槽
位 的 标 准 ６Ｕ ＣＰＣＩ 机 箱 。 如 果 采 用 ＴＤＲＢ０ 的 ＰＣＩ 通 道 给 信 号
雷达命令字（如图 ３ 所示）。
为了能够离线分析雷达实际的回波数据， 数字接收机中还
包括一个 ＳＣＳＩ 磁盘阵列， 能够实时的把各通道数字接收后信号
存储下来。通过一套 ＳＣＳＩ 转接板卡， 数据从 ＴＤＲＢ０ 经过二次底
板流向磁盘阵列。数字接收机存在两套专用 ＬＩＮＫ 总线， 一套连
接 多 块 ＴＤＲＢ０ 和 信 号 处 理 机 ， 数 据 传 给 信 号 处 理 机 ， 完 成 正 常
（北京理工大学）陶 青 长 徐 成 发
ＴＡＯ ＱＩＮＧＣＨＡＮＧ ＸＵ ＣＨＥＮＧＦＡ
摘要：结 合 了 一 种 米 波 段 ＤＢＦ 体 制 雷 达 的 研 制 ， 提 出 一 种 基 于 ＣＰＣＩ 总 线 的 数 字 接 收 机 。它 由 多 块 单 板 完 成 １０ 通 道 数 字 接 收
的 标 准 ６Ｕ 板 卡 、ＳＣＳＩ 磁 盘 阵 列 、内 定 时 控 制 板 和 互 连 的 二 次 底 板 构 成 ， 具 有 集 成 度 高 、模 块 化 强 、动 态 范 围 大 等 优 点 ， 已 实
ቤተ መጻሕፍቲ ባይዱ
数据后续传输的通路有三条：①ＰＣＩ 总线。ＴＤＲＢ０ 基于 ＣＰＣＩ 总
线， 利用 半定制芯片 ＱＬ５０６４ 实 现 了 ６６Ｍｈｚ、６４ｂｉｔ ＰＣＩ 接 口 。②
ＴＳ１０１ 自己的四路 ＬＩＮＫ 口， 通过 Ｊ４ 和二次底板与其他板卡的
ＴＳ ＬＩＮＫ 口 通 讯 ， 其 传 输 速 率 可 达 到 １５０ＭＢ／ｓ； ③ＦＰＧＡ 连 接 在
技
图 ２ ＴＤＲＢＯ 单板总体框图
现代的数字接收系统还会要求具有一定的预处理功能， 以
术 减轻后续数据传输和处理的压力。ＴＤＲＢ０ 采用 ＤＳＰ 作为数据处
理单元， ＤＳＰ＋ＦＰＧＡ 作为数据传输单元， 具有较强的运算能力和
创 ＩＯ 互连能力。考虑到雷达系统通常需要较大的动态范围和较高
的运算精度， 目前大部分雷达系统数字信号处理模块都选用浮
Ａｂｓｔｒ ａｃｔ：Ｔｈｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ ｄｉｇｉｔａｌ ｒｅｃｅｉｖｅｒ ｐｌａｔｆｏｒｍ ｂａｓｅｄ ｏｎ ＣＰＣＩ ｂｕｓ ａｒｅ ｄｉｓｃｕｓｓｅｄ ｗｈｉｃｈ ｉｓ ｃｏｍｂｉｎｅｄ ｗｉｔｈ ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ
ｏｆ ａ ｍｅｔｒｅ ｗａｖｅ ｂａｎｄ ＤＢＦ ｒａｄａｒ． Ｔｈｅ ｄｉｇｉｔａｌ ｒｅｃｅｉｖｅｒ ｈａｓ ｂｅｅｎ ａｐｐｌｉｅｄ ｔｏ ｏｕｔｆｉｅｌｄｉｎｇ ｄｅｂｇｕｇｇｉｎｇ ， ｗｈｉｃｈ ｃｏｎｓｉｓｔ ｏｆ ＳＣＳＩ Ｒａｉｄ ，ｉｎｎｅｒ
的雷达信号处理； 另一套连接多块 ＴＤＲＢ０ 和 ＳＣＳＩ 转接板卡， 把
数 据 通 过 转 接 板 卡 送 给 磁 盘 阵 列 存 储 。两 套 总 线 之 间 互 不 影 响 ，
因而既可同时工作， 也可单独分开工作。
２．３ 数字接收机软件的实现 ＴＤＲＢ０ 的 ＤＳＰ 不 仅 要 完 成 对 三 块 ＤＤＣ 的 配 置 ， １０ 个 通 道 ＩＳＬ５２１６ 后数据的缓存、重排， 还要 完 成 雷 达 信 号 处 理 中 的 脉 压 运算， 并把脉压后数据通过 ＬＩＮＫ 口传给信号处理机。由于数字 接收机同雷达系统的定时时序紧密相关， 因此 ＤＳＰ 的 软 件 架 构 采用中断驱动而不是数据流驱动的方式， 如图 ４。经过优化， 用 ＤＳＰ 完成一个通道的脉压处理 （１０２４ 点频域脉压加 ５１２ 点频域 脉 压）一 共 需 要 ７５０μｓ， 对 于 米 波 段 雷 达 ， 其 ＰＲＩ 通 常 为 几 个 ｍｓ 左右， 那么在一 个 ＰＲＩ 时 间 内 ， 有 足 够 的 时 间 完 成 １０ 个 通 道 的 脉压处理。
《Ｐ ＬＣ 技术应用 ２００ 例》
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嵌入式系统应用
中 文 核 心 期 刊 《 微 计 算 机 信 息 》（ 嵌 入 式 与 Ｓ ＯＣ ）２００７ 年 第 ２３ 卷 第 ９－２ 期
取如 图 ２ 所 示 拓 扑 ， 即 ＤＤＣ０ 和 ＤＤＣ１ 各 处 理 四 通 道 ， 而 ＤＤＣ２ 只处理 ２ 个通道。