电容 10uF/10V 瓷片 100uF/10V 钽
ESR 4m 46 m
ESL 1.25nH 3nH 15nH
470uF/10V 电解 100 m
电容并联高频特性
电源步板基本要点之一：旁路瓷片 电源步板基本要点之一 电容的电容量不易太大, 而它的寄 生串联电感量应该尽量减小。多个 电容并联能改善单个电容的阻抗特 性。最小容量的瓷片电容应最靠近 负载。
输出滤波电容电路分析
PSPICE AC模拟 (图A) 瞬态模拟 (图 B) 运用直流电路分析方式：
∆I 1 = ∆I 2 =
R2 10 ∆I L = ⋅ 4.2 = 1.4 A R1 + R 2 20 + 10 R1 20 ∆I L = ⋅ 4.2 = 2.8 A R1 + R 2 20 + 10
电感寄生电容影响
在理想状态下电感（ 〕和电容（ 在理想状态下电感（L〕和电容（COUT〕将 VD 谐波全滤掉 VOUT 只剩下直流和极小的一次谐波
电感寄生电容影响
L
V1 V2
10uH
C1
100uF
V1 = 0 V2 = 12 TD = 100us TR = 10ns TF = 10ns PW = 0.45us PER = 1.67us
∆VOUT = ∆I C 1 Z C 1 = 4.05 A ⋅ 20 mΩ = 81mV
输出滤波电容电路分析
计算和模拟结果 fS @ 300KHz ZC1 ZC2 ∆ IC1 ∆ IC2 ∆ VOUT ∆ VOUT (PSPICE 模拟) 1颗 1µF 1颗 10µF 2颗 10µF 20 m 530 m 4.05 A 0.15 A 81 mV 83 mV 20 m 53 m 3.05 A 1.15 A 61 mV 63 mV 20 m 27 m 2.41 A 1.79 A 48 mV 50 mV 3颗 10µF 20 m 18 m 2.00 A 2.20 A 40 mV 42 mV
电感寄生电容影响
C3 470pF 100pF C6
L
V1 V3 0A
L3 V2 1uH C4
10uH
C1
100uF
V1 = 0 V2 = 12 TD = 100us TR = 10ns TF = 10ns PW = 0.45us PER = 1.67us L1 10nH 0A
C2
10uF
10uF
Resr1
4π 3 ⋅ 10
2
(
1
5 2
) (6 ⋅ 10 )
−3 2
≈ 20 mΩ
ZC2 =
(0.01)2 +
4π 3 ⋅ 10
2
(
1
5 2
) (1 ⋅ 10 )
−6 2
≈ 530 mΩ
∆I C 1 =
ZC2 530 ∆I L = ⋅ 4.2 A = 4.05 A Z C1 + Z C 2 20 + 530
焊盘(PAD)和旁路电容的放置 焊盘(PAD)和旁路电容的放置 (PAD)
焊盘
旁路电容
降压式电源排版的例子
电源排版基本要点之九： 电源排版基本要点之九：
功率器件所组成的电流环路面积要小。
降压式电源排版的例子
电源排版基本要点之十： 电源排版基本要点之十：
功率器件接功率地 信号器件接信号地 功率地与信号地单点连接 （一根很短导线或一个或多个过孔）
C EQ = 2C 1 = 2C 2
REQ = R1 R 2 = 2 2
如有 n 颗同一电容并联, 并联后的 CEQ 和 REQ 为:
CEQ = nC
REQ =
RESR n
重新分析由四颗 1500µF 电解电容 (C1) 和一颗 1µF瓷片电容 (C2) 所组 成的输出滤波电路:
Z C1 =
(0.02 )2 +
Part II. Output Capacitor Design Ripple Voltage Analysis
高频输出瓷片电容 高频输出瓷片电容特性 输出瓷片电
-Y5V 电容值随工作电压而变化大 -Y5V ESR值随工作电压而变化大 -Y5V 电容值随温度而变化大
高频输出瓷片电容 高频输出瓷片电容特性 输出瓷片电
当输出瓷片电容由一颗增加到三颗，输出纹波电压值 (∆VOUT) 被稳定地 控制在 50 mV 以下。通过公式计算出来的∆VOUT 为 40 mV，而通过 PSPICE 模拟计算出来的∆VOUT 是 42 mV。
输出滤波电容电路分析
PSPICE 模拟电路图 (A) 四颗 1500 µF 电解和一颗 10µF 瓷片并联
10uF/10V Y5V 与 1uF/10V X7R 性能相差不大
输出滤波电容电路分析
∆VESR = RESRδI OUT
(1) (2) (3) (4) 四颗1500µF，80m 电解电容 并联后电容值是6000 µF，ESR 是 20 m 电感纹波电流 (∆IL) 为 4.2A，输出纹波电压 84 mV (80 x 4.2 / 4) 能不能并联一个或多个瓷片电容来减小输出电压纹波值？
C2
10uF
Resr1
20m
Resr2
4m
RL
3.3
Vphase
L1 10nH
0A
L2 1nH
0A
0
在理想状态下电感（ 〕和电容（ 在理想状态下电感（L〕和电容（COUT〕将 VD 谐波全滤掉 VOUT 只剩下直流和极小的一次谐波 (fs = 600KHz)
电感寄生电容影响
C3 470pF
L
V1 V2
(B) 四颗 1500 µF 电解和二颗 10µF 瓷片并联
(C) 四颗1500 µF 电解和三颗10µF 瓷片并联
Part III. Inductor Capacitance Effect on VDSL
xDSL 传播速度图
ADSL/ADSL2 可选用开关频率大于 1.1MHz 的电源稳压器 ADSL2＋可选用开关频率大于 2.2MHz 的电源稳压器 ＋ VDSL 必须减小 20MHz 以下输出电压噪音
电感模型
Ac: 电流环路截面结 Lm: 电流环路周长
L: 电感值 EPR: 等效并联电阻 Cp: 等效并联电感
电感特性
电感特性
电源步板基本要点之二：电感的 电源步板基本要点之二 寄生串联电容量应该尽量减小。 电感引脚之间的距离越远越好。
镜象面概念
电源步板基本要点之三： 电源步板基本要点之三 避免在地层上放置任何功 率或信号走线。
f0 =
ZC =
1 2π C ⋅ LESL
−1 j 2πfC
Z C = j 2πf ⋅ LESL
Z C = RESR
电容参数
封装 瓷片电容 0603 0805 1206 1210 钽电容 0805 1206 1411 2412 电解电容 表面贴 引脚 6.8 >10 1.6 2.2 2.3 2.8 0.8 1.0 1.2 1.0 典型电感值 (nH)
20m
Resr2
4m
0A
Resl3 4m
RL
3.3
Vphase
L2 1nH 0A
L4 1nH 0A
0
总结：
VDSL 需要二次滤波器来消除由电感寄生电容在 20MHz 内所产生的噪音
Thank You
2
并联后的 CEQ 和 REQ 为:
Z EQ = Z C1Z C 2 = REQ Z C1 + Z C 2 1 + 2πfC EQ
2
(R1 + R 2 )2 (2πf )2 C12 C 2 2 + (C1 + C 2 )2 C EQ = (R12 C1 + R2 2 C 2)(2πf )2 C1C 2 + (C1 + C 2)
REQ R1R 2(R1 + R 2 )(2πf ) C12 C 2 2 + R1C12 + R2C 2 2 = (R1 + R2 )2 (2πf )2 C12 C 2 2 + (C1 + C 2)2
2
(
)
输出滤波电容电路分析
当 C1 = C2 和 R1 = R2，CEQ 和 REQ 才与频率无关。此时：
10uH
C1
100uF
V1 = 0 V2 = 12 TD = 100us TR = 10ns TF = 10ns PW = 0.45us PER = 1.67us L1 10nH 0A
C2
10uF
Resr1
20m
Resr2
4m
RL
3.3
Vphase
L2 1nH A
0
具有寄生电容的电感（ 〕和电容（ 具有寄生电容的电感（L〕和电容（COUT〕无法将 VD 谐波全滤掉
降压式 电源： 降压式(BUCK)电源：功率部分电流和电压波形 电源
降压式电源排版差的例子
电路等效图
Minimize These Inductances
PCB Trace - Via 电感估算
PCB Trace 长 1 inch (2.54cm), PCB 层厚 0.1mm PCB Trace 约为20nH/inch
高频交流电流环路
电源步版基本要点之四： 电源步版基本要点之四 高频交流环路的面积应该尽量减小。
过孔 (VIA) 的例子
电源步版基本要点之五： 电源步版基本要点之五： 过孔放置不应破坏高频交流电流在地层上路径。
PCB板层分割 板层分割
电源步版基本要点之六： 电源步版基本要点之六： 摸拟电源层与数字地层不应有重叠。 信号层应有相应的地层。
Power Supply PCB Layout/Output Capacitor Design