ALTERA FPGA EP2C5Q 开发板用户手册上海亿家网络有限公司版权所有 © 上海亿家网络有限公司 2013。

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本手册描述了ALTERA FPGA EP2C5Q开发板的硬件资源、安装、使用和设计原理，用以指导开发板使用。

本手册对应开发板的主要用户为高校学生、电子爱好者、科研单位、企事业单位的开发设计人员，适合于产品原型的快速开发、学生参加各种电子设计大赛、学习FPGA技术入门、课程设计及毕业设计等，亦可用于系统设计前期快速评估，特别适合于FPGA、NIOSII、SOPC 快速入门和产品开发及验证。

1 安全警告和注意事项 (5)2开发板主要器件及硬件资源 (7)2.1 主要器件 (7)2.2 硬件资源 (7)2.3 PCB和尺寸 (9)3 开发板的安装和使用 (10)3.1 开发板安装 (10)3.2 开发板的使用 (11)4开发板设计详细说明 (17)4.1 电源电路 (17)4.2 时钟电路 (17)4.3 复位电路 (18)4.4 JTAG接口电路 (18)4.5 AS接口电路 (19)4.6 LED电路 (19)4.7 存储器SDRAM电路 (19)4.8外部扩展IO (21)5技术支持与保修 (23)5.1关于技术支持 (23)5.2 关于产品保修 (23)附录常见问题解答 (24)1安全警告和注意事项为正确、安全地使用本开发板，请您在使用前仔细阅读本安全警告和注意事项，并在使用时严格遵循。

说明如无特别说明，本节描述的“开发板”包含开发板本身及其配件。

基本要求z请勿自行拆卸或焊接开发板，开发板发生故障时请联系本公司。

z未经授权，任何单位和个人不得对开发板进行结构、安全和性能设计等方面的改动。

使用要求z插拔线缆前，请先停止使用开发板，并断开电源。

z若有异物或液体进入开发板，请立刻停止使用并断开电源，拔出连接在开发板上的所有线缆。

z如有异常现象出现，如设备冒烟、有异味等，请立刻停止使用并断开电源。

z长时间不使用时，请断开电源。

静电安全与防护人体可以产生几千甚至上万伏的静电，特别是在冬天或干燥的情况下，静电更严重。

静电有可能损坏开发板上的芯片，所以在接触开发板前要做好相应的防护。

对于个人用户，用手摸下自来水管的金属部分，可以消除静电。

不要用手直接接触开发板上的芯片。

移动开发板时，用防静电袋托着。

下载线的插拔安全z插拔下载线时，要注意扁平电缆的方向，严禁接错，以免烧坏逻辑芯片或下载线。

z严禁带电拔插JTAG下载线！带电操作容易对逻辑芯片的内部配置电路造成致命损坏！这与平时大家插拔电脑主板的板卡差不多。

外接电源使用开发板支持DC 5V电源输入。

使用DC电源接口时，要确认您的电源适配器输出为5V，且内正外负，以免因电压不同或极性接反造成开发板损坏！开发板也支持USB电源供电。

使用标准手机充电器和Mini USB线可以给开发板供电。

给开发板供电时，可使用DC接口，也可以使用Mini USB接口，任意使用其中一个即可。

开发板与接口板连接开发板与接口板是通过3排接插口相连的。

开发板上是排针，接口板上是排座。

如果您不单独使用本板，请不要将本板拔下。

尽量避免频繁插拔。

即使要插拔时，请尽量小心谨慎。

取下本板时，建议一手固定接口板，另一手拿住本板四周，用适度的力取下，不时调整四周用力力度。

安装本板时，注意本板方向，保证插座和插针一一对应，确认无误后，方可用力按下安装，并不时调整四周用力力度。

2开发板主要器件及硬件资源2.1 主要器件开发板的核心芯片使用ALTREA Cyclone Ⅱ系列FPGA EP2C5Q208。

该芯片资源丰富，价格适中，非常适合 FPGA 初中级学习使用，同时兼容 EP2C8Q208C8N。

芯片提供的资源如图所示。

对于FPGA，逻辑芯片的逻辑门数和RAM bit数是重要的参考指标，IO数就没那么重要了，其他的可关注PLL、serdes等。

2.2 硬件资源z主芯片使用ALTERA公司高性价比FPGA：CycloneII系列EP2C5Q208C8N；z50MHz有源晶振，提供系统工作主时钟；z板载EPCS4N或EPCS16N串行配置芯片，可以存储FPGA逻辑，也可以存储 NIOSⅡ程序。

z板载64Mbit的SDRAM（HY57V64162），可胜任NIOSII设计；z使用大功率LDO电源管理芯片LM1085-3.3V，最大支持3A的3.3V电压输出；z使用AMS1117-1.2V稳压芯片，提供FPGA内核电压；z IN5819高速肖特基二极管，防电源反接设计；z1个自锁电源开关；z提供5V直流电源插座，可使用电源适配器供电；z提供MINI USB插座，可使用手机标准充电器供电；z1个红色高亮LED，用以电源指示；z2个蓝色高亮LED，可做LED闪烁实验；z1个复位键，也可做为用户输入按键；z提供重配置按键，用作FPGA的逻辑重配。

z支持JTAG接口；z支持AS接口；z精心的去耦设计，采用大量去耦电容；z精心设计分配IO口，使用3个扩展接口插座，通用2.54mm间距； 电路板实物如图所示。

2.3 PCB和尺寸PCB尺寸：3346.457*2952.756 （单位：mil） J1.1位置：（2219.685，-77.953）； （单位：mil） J2.1位置：（77.953，-319.685）； （单位：mil） J3.1位置：（2461.417，-2219.685）； （单位：mil）3开发板的安装和使用本开发板最小包装为：z1块开发板z1条Mini USB线z4个铜柱和螺丝z包装清单3.1 开发板安装在您收到开发板后，请您z将铜柱安装到开发板上的安装孔中；z将下载线连接到开发板上（注意方向：扁平电缆红色的一边连接电路板插件1脚）；z将Mini USB连接到开发板，以便给单板供电；z将安装完成的开发板平整放置桌面上；z在电脑上安装所需要的软件，如综合布线软件Quartus/ISE/ispLEVER、仿真软件Modelsim、文本编辑软件UltraEdit、代码检查软件Nlint等。

开发板连接示意图，如下图所示。

以下是下载线与开发板连接细节图（严禁左右或上下错位）。

注意连接下载线时，请注意下载线的方向，不要接错，以免烧坏开发板！以下是与接口板连接后的实物图，接口板上插了一个1602A液晶屏。

3.2 开发板的使用开发板安装完成，确认连接正常后，就可以对开发板上电。

在开发板使用之前，先介绍一下逻辑开发流程，这将有助于您清晰的了解您在逻辑开发中要做的工作。

这也是所有逻辑开发的流程，适用于CPLD和FPGA。

3.2.1逻辑开发流程简介进行逻辑开发，包括硬件设计和软件设计两部分。

硬件包括逻辑芯片电路、JTAG、时钟、复位、存储器、输入输出接口电路以及其他接口。

这部分，我们已经帮您完成了。

软件部分即相应的HDL程序，这部分需要根据您的要求，由您自行设计。

在这里，我们提供了部分例程，供您参考。

逻辑设计流程就是利用EDA开发软件和编程工具对逻辑芯片进行开发的过程。

典型 逻辑的开发流程一般如下图所示，包括功能定义/器件选型、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真、芯片编程与调试等主要步骤。

功能定义：定义您要实现的功能，如将开发板上的2个LED闪烁；设计输入：用硬件描述语言（HDL）将您的功能描述出来，即在文本编辑软件UltraEdit 中使用HDL语言描述。

不建议使用原理图方式，因为原理图方式效率低，不易维护，不利于模块构造和重用，更主要的缺点是可移植性差。

一个LED闪烁的设计描述如下所示，LED每50000000个clk闪烁一次。

功能仿真：也称为前仿真，在编译之前对用户所设计的电路进行逻辑功能验证。

一般使用Modelsim或Questa 进行仿真。

一个LED闪烁的仿真波形如下。

可以看出led_flash的值每隔一段时间就为1，点亮LED。

综合优化：指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。

真实具体的门级电路需要利用 FPGA制造商软件的布局布线功能，根据综合后生成的标准门级结构网表来产生。

对于ALTERA公司的器件，将设计导入到Quartus中，使用Quartus软件进行综合。

综合后仿真：检查综合结果是否和原设计一致。

在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。

这个过程一般不做。

布局布线与实现：布局布线可理解为利用FPGA制造商软件把逻辑映射到目标器件结构的资源中，决定逻辑的最佳布局，选择逻辑与输入输出功能链接的布线通道进行连线，并产生相应文件 ( 如配置文件与相关报告 )，实现是将综合生成的逻辑网表配置到具体的逻辑芯片上。

对于ALTERA公司的器件，将设计导入到Quartus中，使用Quartus软件进行布局布线，并生成配置文件。

一个LED闪烁进行布局布线的例子，如下图所示。

时序仿真：也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规 ( 即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等 ) 现象。

时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。

这个过程一般也不做。

板级仿真：主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。

这个过程一般也不做。

芯片编程和调试：芯片编程指将布局布线和实现后生成的bit文件下载到FPGA芯片或配置芯片中，实现定义的功能，调试指利用FPGA 芯片内嵌的在线逻辑分析仪 (如XILINX ISE 中的ChipScope、ALTERA Quartus中的 SignalTap、LATTICE没研究过) 来采样波形，并进行分析的过程。

3.2.2配置FPGA逻辑本开发板支持JTAG模式和AS模式。

在调试阶段，多使用JTAG模式。

下面分别对这2种模式分别进行描述。

a 通过JTAG模式配置FPGA对应的下载文件是SOF文件，下载速度快。

通过JTAG接口，将逻辑下载到FPGA内的SRAM中。

但掉电后会SRAM中的内容会丢失，上电后要重新下载。

学习和调试时，推荐使用JTAG模式，调试成功后再通过AS模式将逻辑下载到配置芯片中。