实验十计数器
一、实验目的
1. 学习用集成触发器构成计数器的方法。

2. 熟悉中规模集成十进制计数器的逻辑功能及使用方法。

3. 学习计数器的功能扩展。

4. 了解集成译码器及显示器的应用。

二、实验原理
计数器是一种重要的时序逻辑电路，它不仅可以计数，而且用作定时控制及进行数字运算等。

按计数功能计数器可分加法、减法和可逆计数器，根据计数体制可分为二进制和任意进制计数器，而任意进制计数器中常用的是十进制计数器。

根据计数脉冲引入的方式又有同步和异步计数器之分。

1. 用D触发器构成异步二进制加法计数器和减法计数器：
图10—1是用四只D触发器构成的四位二进制异步加法计数器，它的连接触发器形式，再由低位触发器的?端和高一位的特点是将每只D触发器接成T Q CP 端相连接，即构成异步计数方式。

若把图10—1稍加改动，即将低位触发器的Q 端和高一位的CP端相连接，即构成了减法计数器。

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—图10 74LS74A触发器型号为，引脚排列见前述实验。

本实验采用的D 2. 中规模十进制计数器中规模集成计数器品种多，功能完善，通常具有予置、保持、计数等多种可以执行十进制加法和同步十进制可逆计数器具有双时钟输入，
74LS182功能。

??2所示。

其中10减法计数，并具有清除、置数等功能。

引脚排列如图—LD DO非同步进位输出端；CP??CP置数端；加计数端；??减计数端；??Du CO??非同步借位输出端；Q、Q、Q、Q??计数器输出端；D、D、D、CBDBACA D??数据输入端；CR??清除端。

D表10—1为74LS192功能表，说明如下：
当清除端为高电平“1”时，计数器直接清零(称为异步清零)，执行其它功能时，CR置低电平。

置数端为低电平时，数据直接从置数端D、D、当CR为低电平，D、LD CBA D置入计数器。

D为低电平，CR为高电平时，执行计数功能。

执行加计数时，减计数当LD端CP接高电平，计数脉冲由加计数端Cp输入，在计数脉冲上升沿进行842uD编码的十进制加法计数。

执行减计数时，加计数端CP接高电平，计数脉冲由减u计数端CP输入，在计数脉冲上升沿进行8421编码十进制减法计数。

表10—2D为8421码十进制加、减计数器的状态转换表。

2 —图101
3. 计数器的级联使用
一只十进制计数器只能表示0—9十个数，在实际应用中要计的数往往很大，一位数是不够的，解决这个问题的办法是把几个十进制计数器级联使用，以扩大计数范围。

如图10—3所示为有两只74LS192构成的加计数级联电路图，CO 接到高一位计数器端接计数脉冲，进位输出端连接特点是低位计数器的CP u的CP端。

在加计数过程中，当低位计数器输出端由1001(g)变为0000(g)时，10u10
CO输出一个上升沿，送到高一位的CP端，使高一位计数器加1进位输出端，u 也就是说低位计数器每计满个位的十个数，则高位计数器计一个数，即十位数。

同理，在减计数过程中，当低位计数器的输出端由0000(0)变到1001(9时，)1010．BO输出一个上升沿，送到高一位的CP端使高一位减1。

借位输出D4. 实现任意进制计数
利用中规模集成计数器中各控制及置数端，通过不同的外电路连接，使该计数器成为任意进制计数器，达到功能扩展的目的。

图10—4为利用74LS192的置数端的置数功能构成五进制加法计数器的原理图，状态转换表如表10LD—3所示。

它的工作过程是：预先在置数输入端输入所需的数，本例为DDDD=0000。

假该计数器从0000状态开始按8421编码计数，当输出状态ACDD达到0100后再来一个计数脉冲，计数器输出端先出现QQQQ=0101，此时与ABCD非门输出立刻变为低电平，于是四位并行数据DDDD=0000被置入计数器中，ABCD即
QQQQ=0000，实现了五进制计数，紧接LD恢复高电平，为第二次循环ADBC作好准备。

这种方法的缺点是置数时间太短及利用了一个无效态，可能会造成译码，显示部分产生误动作，此时，应采取措施消除之。

表10—2
输入脉冲数输出
Q Q Q Q ACBD0 0 0 0 0
1 1 0 0 0
0 0 1 0 2
1 1 0 3 03
1表
C P QQ QQ A C B D
0 0 0 0 0
1 0 1 0 0
0 2 0 0 1
1 0 0 1 3
0 0 1 0 4
1 0 1 0 5
0 0 0
译码及显示5.
计数器输出端的状态反映了计数脉冲的多少，为了把计数器的输出显示为相应的数，需要接上译码器和显示器。

计数器采用的码制不同，译码器电路也不同。

二??十进制译码器用于将二??十进制代码译成十进制数字，去驱动十进制的数字显示器件，显示0—9十个数字，由于各种数字显示器件的工作方式不同，因而对译码器的要求也不一样。

中规模集成七段译码器CC4511用于共阴极显示器，可以与磷砷化LED数码管BS201或BS202配套使用。

4511可以把8421编码的十进制数译成七段输出a、b、c、d、e、f、g，用以驱动共阴极LED。

图10—5为LED七个字段显示示意图。

图10—6为计数、译码、显示的结构框图。

在实验台上已完成了译码CC4511和显示器BS202之间的连接，实验时只要将十进制计数器的输出端Q、Q、Q、Q直接连接到译码器的相应输入端A、DBCA B、C、D 即可显示0—9个数字。

4
—10图 3 —10图
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10—图图10—5
三、实验设备与器件示波器 2. 组件 1. EEL—08输入四2×2、74LS74×2、同步十进制可逆计数器74LS1923. 双D触发器1
×与门74LS00
四、实验内容触发器构成四位二进制异步加法计数器。

1. 用74LS74D触发器，验证逻辑功能，待各触 触发器接成T(1)取两片74LS74，先把D R CP端接逻辑开关，7最低位的—1连接。

发器工作正常后，再把它们按图D S为防
止干扰各触发器接电平指示器。

端接单次脉冲源，输出端Q—Q14D )。

电源处端
应接某固定高电平(可接＋5V端逐个送入单次脉冲，观察并列表记录CP(2)清零后，由最低位触发器的状态。

Q—Q14、Q的连续脉冲，用双踪示波器观察CP、
(3)将单次脉冲改为频率为1KH Dz、QQ波形，描绘之。

Q、ABC端相连接，构成Q端和高一位的CP(4)将图10—1电路中的低位触发器的Q状态。

、(3)要求进行实验、观察并列表记录Q—减法计数器，按实验内容(2)AD 74LS192十进制可逆计数器的逻辑功能。

2. 测试、CRD、置数端、数据输入端计数脉冲由单次脉冲源提供，清零端LD A分别接实验台上译码相、Q、D、分别接逻辑开关，输出端Q、QQ、DD DDBCABC BOCD 1接0—10DCBA应输入端、、、及—指示器，指示器。

、逻辑功能，判断此集成块功能是否正常。

74LS192逐项测试1—10按表．
1)清除
令CR=1，其它输入为任意状态，这时QQQQ=0000，译码显示为0字。

ACDB清除功能完成后，置CR=0。

(2)置数
令CR=0，CP，CP任意，数据输入端输入任意一组二进制数Du，令=0，观察计数器输出dcbaDD=dcba是否已被置入？DD LD ACBD予置功能完成后，置=1。

LD(3)加计数
，=CP=1，CR=0CP接单次脉冲源。

LD un清零后由CP逐个送入10个单次脉冲，观察Q—Q及CO状态变化及数ADu码显示情况，观察输出状态变化是否发生在CP的上升沿。

并用示波器观察CP、uu Q、Q、Q、Q波形。

ADCB(4)减计数
，=CP=1，CR=0CP接单次脉冲源。

LD Du参照(3)进行实验。

3. 用两片74LS192组成两位十进制加法计数器。

接图10—3连接实验电路。

输入计数脉冲，进行由00—09累加计数，记录之。

4. 将两位十进制加法计数器改接成两位十进制减法计数器。

实现由99—00递减计数，记录之。

5. 用74LS192及74LS00构成六进制加法计数器。

按自拟电路连接实验电路。

(1)逐个送入单脉冲，观察并记录之。

(2)观察数码显示有否异常现象？如有，分析产生误动作原因，并提出解决办法。

五、实验报告
1. 整理实验数据，并画出波形图。

2. 总结用中规模集成计数器构成任意进制计数器的方法。

3. 对实验中异常现象分析。

六、预习要求
1. 复习有关计数器部分内容。

拟出实验中所需测试表格。

2.
3. 画出用两片74LS192构成两位十进制减法计数器电路图。

4. 画出用74LS192及74LS00构成六进制加法计数器电路图。

注：CC40192同步十进制加/减计数器性能与74LS192相同，可互换使用，CC40192引脚排列如图10—4，功能表如表10—4。

本实验如全部采用CMOS集成块，建议选用下列器件：与非门：2输入四与非门CC4011
D触发器：双D触发器CC4012
计数器：BCD可予置数加/减计数器CC—40192
数a
减计数图10—7。