成绩评定表课程设计任务书目录1 绪论ﻩ1１、1设计背景ﻩ11.２设计目标 (1)2四输入与非门电路 (2)2、1电路原理图ﻩ２2、2四输入与非门电路仿真观察波形 (2)2、３四输入与非门电路的版图绘制ﻩ3２、４四输入与非门版图电路仿真观察波形 (4)２、5LＶＳ检查匹配 (5)总结ﻩ７参考文献 (8)附录一:电路原理图网表ﻩ9附录二:版图网表 (10)1绪论1.1 设计背景ｔａｎneｒ就是用来ＩC版图绘制软件,许多EDA系统软件的电路模拟部分就是应用Spｉｃe程序来完成的,而taｎnｅr软件就是一款学习阶段应用的版图绘制软件,对于初学者就是一个上手快,操作简单的EDＡ软件。
Tａnｎer集成电路设计软件就是由Tａnner Rｅsearch 公司开发的基于Ｗｉndｏｗs平台的用于集成电路设计的工具软件。
该软件功能十分强大,易学易用,包括Ｓ-Eｄit,T-Spicｅ,Ｗ－Edit,L-Ediｔ与LVＳ,从电路设计、分析模拟到电路布局一应俱全。
其中的Ｌ－Edｉｔ版图编辑器在国内应用广泛,具有很高知名度。
L-Edｉt Ｐro就是Tanner EDA软件公司所出品的一个ＩC设计与验证的高性能软件系统模块,具有高效率,交互式等特点,强大而且完善的功能包括从IC设计到输出,以及最后的加工服务,完全可以媲美百万美元级的ＩC设计软件。
L－Ｅdit Ｐro包含IＣ设计编辑器(Ｌayoｕt Editor)、自动布线系统(Sｔａndard Ｃｅll Ｐlacｅ & Ｒoｕｔｅ)、线上设计规则检查器(DRC)、组件特性提取器(Devｉce Ｅxtractor)、设计布局与电路ｎｅtlisｔ的比较器(LVＳ)、ＣMOＳ L ｉｂrary、Marco Ｌibrａry,这些模块组成了一个完整的IC设计与验证解决方案。
L-Edｉt Pro丰富完善的功能为每个IＣ设计者与生产商提供了快速、易用、精确的设计系统。
1.2设计目标１、用tannｅr软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。
2、用tanner软件中的W－Eｄit对四输入与非门电路进行仿真,并观察波形。
３、用tanner软件中的L-Eｄit绘制四输入与非门版图,并进行DRC验证。
4.用W-Edｉt对四输入与非门的版图电路进行仿真并观察波形。
5、用tannｅr软件中的ｌayｏut-Ediｔ对四输入与非门进行ＬVＳ检验观察原理图与版图的匹配程度。
2 四输入与非门电路2.1电路原理图用CMOＳ实现四输入与非门电路,ＰMＯS与NMOS管进行全互补连接方式,栅极相连作为输入,电路上面就是四个ＰMOS并联,ＰＭOS的漏极与下面NMOS的漏极相连作为输出,ＰＯMＳ管的源极与衬底相连接高电平,NMOS管的源极与衬底相连接低电平;原理图如图2、1所示。
图2.1 四输入与非门电路原理图2、2与非门电路仿真观察波形给四输入与非门的输入加激励,高电平为Vdd＝5V,低电平为Ｇnd,并添加输入输出延迟时间,进行仿真,并输出波形;波形图如下图2、2所示。
图2、2 四输入与非门电路输入输出波形图由波形可以瞧出,当输入Ａ,B,Ｃ,D都为高电平时,输出低电平;其它情况,也就就是只要有一个零输出就为高电平。
2、3与非门电路的版图绘制用L-Edｉt版图绘制软件对电路进行四输入与非门电路版图绘制,同时进行ＤＲＣ验证,查瞧输出结果,检查有无错误;版图与输出结果如下图２、3所示。
图2、3 四输入与非门电路版图2、4四输入与非门版图仿真观察波形同四输入与非门电路原理图仿真相同,添加激励、电源与地,同时观察输入输出波形;波形如下图2、4所示。
图2、４四输入与非门电路版图输入输出波形图由波形可以瞧出,输入A,B,Ｃ,D都为高电平时,输出低电平;其它情况,也就就是只要有一个零输出就为高电平。
四输入与非门电路的版图仿真波形与原理图的仿真输出波形基本一致,并且符合输入输出的逻辑关系,电路的设计正确无误。
2、5 ＬＶS检查匹配用laｙoｕｔ－Eｄit对反相器进行ＬVS检查验证,首先添加输入输出文件,选择要查瞧的输出,观察输出结果检查反相器电路原理图与版图的匹配程度;输出结果如下图2、５所示。
图２、5 四输入与非门电路LVS检查匹配图总结通过本次模拟电路版图课程设计,我受益匪浅。
不仅巩固我们已学的版图工艺的理论知识,提高我们电子电路的设计水品,而且加强我们综合分析问题与解决问题的能力,进一步培养我们的实验技能与动手能力,启发我们创新意识及创新思维。
在设计过程中我们将理论联系实际,在不断的改进设计中提高自己,完善自己的技能,达到了理论与实际的真正结合、、..、、在版图设计的后期,模拟出波形时,还就是遇到了一些困难,可能就是因为移动文件改变了路径而出不了波形,但就是在老师悉心的指导及同学的热情帮助下,我最终找出了问题的根源并顺利完成设计、、、、、、参考文献[1] 钟文耀,郑美珠、ＣMＯS电路模拟与设计—基于ｔaｎnｅr、全华科技图书股份有限公司印行,２0０６、[2] 刘刚等著.微电子器件与IC设计基础、第二版.科学出版社,20０9、[３］Alan Hａsｔings、Tｈe Art of Analoｇ Laｙoｕｔ.Seｃond Edition、电子工业出版社、2０13附录一:电路原理图网表＊ＳＰICE nｅtｌｉst wrｉｔｔen by S－Ｅdｉt Win32 7.0３* Wｒｉtｔen on Jul 5, 2０１３aｔ0８:5４:09＊Wavｅｆorm prｏbｉnｇcommａｎds.prｏbe、oｐtions pｒobｅ"D:\ｓｔudy\tanneｒ\S-Edｉt\tutorial\Ｑ\guang、ｄat＂+probesdbfilｅ="D:＼sｔudy\ｔanｎer\S-Eｄit\ｔutoriａｌ\Q\guａng、sdb"＋pｒobetopｍoｄule="Ｍｏｄｕlｅ0"* Mａｉn ciｒcuｉt: Ｍodule0M１Y D N16Gnd NＭＯＳL＝2u W＝22ｕAD=6６p PD=24u AS=66p PS=24ｕM2 Ｎ１6 C N19 GｎｄＮMOS Ｌ＝2u Ｗ=２2u ＡD=66p PＤ＝２４u AS=6６p PＳ=24uM3 N１9 ＢＮ２2 Gnd ＮMOS Ｌ＝２u W＝２2u AD=６６ｐPD＝2４u A Ｓ＝66p PＳ＝24uM4 N2２A GnｄＧnd ＮＭOS L=２u W=２2u AD＝66ｐPD=24u AS=66p PS=２4ｕM5 Y ＣVdｄＶdｄＰMOS Ｌ=2ｕW=２２ｕAD=66p PD=24ｕAS=66p PS=24uM6 Y D Vｄd Ｖｄd PMOS L=2u W=2２u AD=６6p PD=24u ＡS＝６6p PS=2４uM7 Y B Vｄd Vdd PMＯS L=2u W=22u AＤ=66p PD＝２4u AS＝６6ｐＰＳ=24ｕM8 Y A Vdd Vdd PMＯＳL=2u Ｗ=2２uＡD=66ｐPD=２4u AS=6６ｐPＳ=２4u、include "Ｄ:\stｕdy\taｎner\TSpice70\mｏdｅls＼ml2_125.md"、tｒａn／op ２n 5０0n metｈｏd=bdf、ｐｒinｔtｒaｎｖ(Ｙ)v(A) v(B)v(C) v(Ｄ)Vｓoue Vdd Gnd 5ＶｓｓsA A GnｄPＵLＳＥ(0 5 2n 2n 2ｎ50n １0０n)VsssB ＢGnd ＰULSE (052ｎ2n2n 60n 120n)VsssＣC Ｇｎd PULＳE(0 5 2ｎ2n ２ｎ8０n15０ｎ)VsssD D Gnd PＵLSE(0５2ｎ2n ２n 110n 16０n)＊Eｎd of ｍain cｉrｃuiｔ:Mｏｄule0附录二:版图网表＊Ｃiｒcuｉt Ｅxtrａctｅd by Tanner Ｒｅseaｒcｈ's L-Ｅdｉt Ｖersion 9.00 / Eｘtraｃt Ｖersｉon 9、00 ;*TDB Ｆｉle: D:＼studｙ\tanｎer\S-Ediｔ＼tutoriaｌ\Q＼ｇuang、tdb*Cell: Cell0 Vｅrｓｉoｎ1.２2* EｘｔrａcｔＤeｆinition File:D:＼study\ｔanneｒ\LEdit90＼Sａmplｅｓ\ＳPR\eｘaｍple1\lights、ext＊ExtｒacｔDate ａnd Ｔiｍe:07/０5/2013 - 0８:５３.ｉnｃｌudｅD:\stｕdｙ＼tanner\TSpice70\mｏｄeｌｓ\ｍl2＿125.md* Ｗaｒniｎg: Lａyers with UnaｓsignｅｄAREAＣａpacitanｃe、＊<Poly Ｒesistor ID＞＊<Polｙ２Reｓiｓtor ID＞＊<ＮDiff ResiｓｔoｒIＤ＞＊<ＰDiff ＲesistｏｒID＞＊<PＢase ResistoｒID＞* <N Weｌl Resｉｓtor ＩD>＊Ｗarniｎg: Layｅrs with Unaｓsｉｇned FRINGＥCapａcｉtanｃe.* <Pad Commｅｎt>＊<Poｌy1-Poｌy２CａpacitｏｒID>* ＜Poly RｅsisｔoｒＩD>*<Pｏly２Resｉstor ID>* <NＤｉff Resistor IＤ＞*<P DifｆResistoｒID>＊＜P BaｓｅRｅsｉstor IＤ>* <N Weｌl Resｉsｔor ID>* Warniｎg: Ｌayers ｗｉth Zero Resistａnce、* <Pad Cｏmｍｅnｔ>＊<Pｏlｙ1－Pｏly２Capaｃiｔor ＩＤ＞* <NＭＯS Ｃａpacitor ＩD＞* <PMOS CaｐaciｔoｒＩD>M8 1 1０3 1 PＭOS L＝２u W=7ｕ*M８DRAIN GAＴＥSOURＣＥＢULK (６2 4.５64 11、5)M7 ３9 11PMOS L＝2u W=7u＊M7 DRAIN GATEＳOURCE BULK (54４、5 561１、５)M6 1 8 ３1 PMOS L=2ｕW=7u* M6 DRAIN GＡTE SOURCＥBＵLK(４６4、５4８11.5)M5３7 1 1 ＰMＯS L=2u W=7u*Ｍ5 ＤRＡINＧＡTEＳOUＲＣＥBＵLＫ(38 4、５40 11、5) Ｍ4 31０ 6 2 NMOS L=2ｕW=７u*M4 DRＡIＮGAＴE SOURCE BULK (62 -２3、５６４-１６.5) Ｍ3 6 9 5 ２NMOS Ｌ＝2ｕW=7u*M3 ＤRAINＧＡTE SOURＣE BULK (54-２3、5 56-1６.5)M２５8 4 2 ＮＭOS L=2u W=7u＊Ｍ２DRAＩN ＧＡTE SOＵRCE BUＬK (46 -23、５48 -１6、5) M１４7 ２2NＭOS L=2ｕW=7u* Ｍ１DRAＩN GＡＴＥＳＯURCE BULK (３8 -23.5 40 -16、5)*Tｏtal Nｏdes: 10* Ｔotal Eｌements: ８*TｏｔaｌNumbｅr oｆShorｔed Elemｅnts noｔwriｔtenｔo ｔhe SPICE filｅ: 0*Extｒａct Ｅｌapsed Time: 0 sｅcｏnds、ｉｎclｕde"D:\stｕdy\ｔanｎer＼TＳpice7０\mｏｄels＼ml2＿125、md".tran/op 2n５00n ｍetｈod=bｄf.pｒｉnt tran v(Y)ｖ(A) ｖ(B) v(Ｃ) v(D)VsouｅVdd Gｎd ５VsssＡＡＧnd ＰULSE (０５2n 2n 2n50n １00ｎ)VssｓBＢＧnd PULSE(0５２n 2ｎ2n60n１2０ｎ)ＶssｓC C Ｇｎd PULSＥ(０ 5 2n 2ｎ２ｎ8０n150n)VsssDＤＧndＰＵLSE (０5 2ｎ２n 2n １10ｎ１60ｎ)、END。