《EDA技术与HDL语言》课程教学大纲一、《EDA技术与HDL语言》课程说明（一）课程代码：0711018（二）课程英文名称：EDA technology and HDL language（三）开课对象：电子信息工程技术专业学生（四）课程性质：本课程是一门专业主干课程，是数字电子技术的一门后续课程；本课程的目的是让学生掌握PLD器件的使用方法，培养HDL语言的编程能力，形成数字系统设计的初步能力；本课程的先修课程为：模拟电子技术、数字电子技术、单片机原理及其接口技术。
（五）教学目的：本课程让学生掌握PLD器件的使用方法，培养HDL语言的编程能力，形成数字系统设计的初步能力。
（六）教学内容：本课程主要介绍PLD器件的基本结构、工作原理、PLD的种类；HDL语言相关语法、设计方法以及调试软件QUARTUSⅡ的使用方法。
（七）学时数、学分数及学时数具体分配学时数：72学时学分数：4学分（八）教学方式以多媒体技术为主要手段的理论教学及实践教学（九）考核方式和成绩记载说明考核方式为考试。
严格考核学生出勤情况，达到学籍管理规定的旷课量取消考试资格。
综合成绩根据平时成绩、实验成绩、期末成绩评定，平时成绩占20%，实验成绩10%，期末成绩占70% 。
二、讲授大纲与各章的基本要求第1章概述教学要点：通过本章的学习，使学生初步了解EDA的基本知识、常用的EDA基本工具使用方法和目标器件的结构原理。
教学时数：4学时教学内容：第一节 EDA技术第二节 EDA技术应用对象第三节 VHDL第四节 EDA的优势第五节面向FPGA的EDA开发流程一设计输入二综合三适配(布线布局)四仿真第六节 PLD一 PLD的分类二 PROM可编程原理三 GAL第七节 CPLD的结构与可编程原理第八节 FPGA的结构与工作原理一查找表逻辑结构二 FPGA的结构与原理第九节硬件测试技术一内部逻辑测试二 JTAG边界扫描测试第十节 FPGA／CPLD产品概述一 Altera公司FPGA和CPLD器件系列二 Lattice公司CPLD器件系列三 Xilinx公司FPGA和CPID器件系列第十一节编程与配置第十二节 FPGA配置器件第十三节 Quartus II第十四节 IP核第十五节 EDA的发展趋势第2章 Quartus II设计向导教学要点：通过本章的学习，使学生掌握Quartus II软件的基本使用方法，学会图形输入法的EDA 设计过程。
理解常用电路，例如半加器、三人表决器、计数器等电路的设计。
教学时数：14学时教学内容：第一节原理图输入设计方法的特点第二节原理图输入方式设计初步一建立工作库文件夹和编辑设计文件二创建工程三功能分析四编译前设置五全程编译六功能测试第三节引脚设置和下载一引脚锁定二配置文件下载三 AS模式直接编程配置器件四 JTAG间接模式编程配置器件五 USB-Blaster编程配置器件使用方法第四节层次化设计一 8位十进制计数器的设计二硬件测试与实验第五节 8位十进制频率计设计一时序控制器设计二顶层电路设计与测试第3章宏功能模块应用教学要点：通过本章的学习，使学生理解宏功能模块的概念、调用方法，掌握采用LPM元件设计简单的工程项目。
重点学习加法模块、ROM模块、计数器模块的调用方法。
教学时数：10学时教学内容：第一节流水线乘法累加器设计一电路结构与工作原理二电路结构与工作原理三电路时序仿真与测试第二节逻辑数据采样电路设计第三节在系统存储器数据读写编辑器应用第四节简易正弦信号发生器设计一工作原理二定制初始化数据文件三定制LPM元件四完成顶层设计第五节嵌入式逻辑分析仪使用方法一 SignalTap II一般使用方法和实例二编辑SignalTapⅡ的触发信号第六节 FIFO模块定制第七节嵌入式锁相环ALTPLL调用一建立嵌入式锁相环元件二测试锁相环第八节优化设计一流水线设计二寄存器平衡技术第九节时序设置与分析一时序约束设置二查看时序分析结果第4章应用VHDL设计数字系统教学要点：通过本章的学习，使学生理解VHDL语言的基本语法、基本要素及其使用方法，包括对实体、结构体概念的理解以及IF语句、when语句、case语句、process语句、元件例化语句的使用方法。
掌握常用的VHDL设计方法及Quartus II软件的文本输入法的设计过程。
教学时数：30学时教学内容：第一节多路选择器的VHDL描述一多路选择器的VHDL描述二语句结构和语法说明第二节寄存器描述的VHDL程序一 D触发器的描述二 VHDL描述的语言现象说明三实现时序电路的不同表述四异步时序电路设计第三节 1位全加器的VHDL描述一半加器描述二 CASE语句三全加器描述和例化语句第四节计数器设计一 4位二进制加法计数器设计二整数类型三计数器设计的其他表述方法第五节一般加法计数器设计一相关语法说明二程序分析三含并行置位的移位寄存器设计第六节基于Quartus II的VHDL文本输入设计一建立工作库文件夹和编辑设计文件二创建工程三全程编译四时序仿真五应用RTL电路图观察器六硬件测试第5章 VHDL设计技术深入教学要点：通过本章的学习，使学生进一步理解VHDL语言的基本语法、基本要素及其使用方法，提高VHDL语言的编写能力。
教学时数：6学时教学内容：第一节深入讨论数据对象一常量二变量三信号四进程中的信号与变量赋值第二节双向和三态电路信号赋值一三态门设计二双向端口设计三三态总线电路设计第三节IF语句概述第四节深入了解进程语句一进程语句格式二进程结构组成三进程要点第五节并行语句特点第六节仿真延时一固有延时二传输延时三仿真8第七节实体与相关语句语法一实体语句结构二参数传递说明语句三参数传递映射语句第八节直接数字综合器(DDS)设计第6章实用状态机设计技术教学要点：通过本章的学习，使学生学习状态机的概念，理解状态机的分类、优点及状态机的状态编码，包括Moore状态机、Mealy状态机的设计思路。
教学时数：8学时教学内容：第一节有限状态机设计初步一为什么要使用状态机二数据类型定义语句三一般有限状态机的结构第二节Moore型有限状态机设计一多进程有限状态机二单进程.Moore型有限状态机第三节 Mealy型有限状态机设计第四节状态编码一状态位直接输出型编码二顺序编码三一位热码编码第五节非法状态处理考核要求：1 概述1.1 EDA技术（识记）1.2 EDA技术应用对象（识记）1.3 VHDL（识记）1.4 EDA的优势（识记）1.5 面向FPGA的EDA开发流程1.5.1 设计输入（识记）1.5.2 综合（领会）1.5.3 适配(布线布局) （识记）1.5.4 仿真（识记）1.6 PLD1.6.1 PLD的分类（识记）1.6.2 PROM可编程原理（识记）1.6.3 GAL（识记）1.7 CPLD的结构与可编程原理（领会）1.8 FPGA的结构与工作原理1.8.1查找表逻辑结构（领会）1.8.2 FPGA的结构与原理（领会）1.9硬件测试技术1.9.1内部逻辑测试（识记）1.9.2 JTAG边界扫描测试（识记）1.10 FPGA／CPLD产品概述1.10.1 Altera公司FPGA和CPLD器件系列（识记）1.10.2 Lattice公司CPLD器件系列（识记）1.10.3 Xilinx公司FPGA和CPID器件系列（识记）1.11 编程与配置（识记）1.12 FPGA配置器件（识记）1.13 Quartus II （识记）1.14 IP核（识记）1.15 EDA的发展趋势（识记）2 Quartus II设计向导2.1 原理图输入设计方法的特点（识记）2.2 原理图输入方式设计初步2.2.1 建立工作库文件夹和编辑设计文件（领会）2.2.2 创建工程（领会）2.2.3 功能分析（领会）2.2.4 编译前设置（领会）2.2.5 全程编译（领会）2.2.6 功能测试（领会）2.3 引脚设置和下载2.3.1 引脚锁定（领会）2.3.2 配置文件下载（领会）2.3.3 AS模式直接编程配置器件（识记）2.3.4 JTAG间接模式编程配置器件（识记）2.3.5 USB-Blaster编程配置器件使用方法（识记）2.4 层次化设计2.4.1 8位十进制计数器的设计（领会）2.4.2 硬件测试与实验（领会）2.5 8位十进制频率计设计2.5.1 时序控制器设计（领会）2.5.2 顶层电路设计与测试（领会）3 宏功能模块应用3.1 流水线乘法累加器设计3.1.1 电路结构与工作原理（识记）3.1.2 电路结构与工作原理（识记）3.1.3 电路时序仿真与测试（识记）3.2 逻辑数据采样电路设计（识记）3.3 在系统存储器数据读写编辑器应用（识记）3.4 简易正弦信号发生器设计3.4.1 工作原理（领会）3.4.2 定制初始化数据文件（领会）3.4.3 定制LPM元件（领会）3.4.4 完成顶层设计（领会）3.5 嵌入式逻辑分析仪使用方法3.5.1 SignalTap II一般使用方法和实例（识记）3.5.2 编辑SignalTapⅡ的触发信号（识记）3.6 FIFO模块定制（识记）3.7 嵌入式锁相环ALTPLL调用3.7.1 建立嵌入式锁相环元件（领会）3.7.2 测试锁相环（领会）3.8 优化设计3.8.1 流水线设计（识记）3.8.2 寄存器平衡技术（识记）3.9 时序设置与分析3.9.1 时序约束设置（识记）3.9.2 查看时序分析结果4 应用VHDL设计数字系统4.1 多路选择器的VHDL描述4.1.1 多路选择器的VHDL描述（领会）4.1.2 语句结构和语法说明（领会）4.2 寄存器描述的VHDL程序4.2.1 D触发器的描述（应用）4.2.2 VHDL描述的语言现象说明（领会）4.2.3 实现时序电路的不同表述（领会）4.2.4 异步时序电路设计（领会）4.3 1位全加器的VHDL描述4.3.1 半加器描述（领会）4.3.2 CASE语句（应用）4.3.3 全加器描述和例化语句（领会）4.4 计数器设计4.4.1 4位二进制加法计数器设计（领会）4.4.2 整数类型（领会）4.4.3 计数器设计的其他表述方法（领会）4.5 一般加法计数器设计4.5.1 相关语法说明（领会）4.5.2 程序分析（领会）4.5.3 含并行置位的移位寄存器设计（领会）4.6 基于Quartus II的VHDL文本输入设计4.6.1 建立工作库文件夹和编辑设计文件（领会）4.6.2 创建工程（领会）4.6.3 全程编译（领会）4.6.4 时序仿真（领会）4.6.5 应用RTL电路图观察器（领会）4.6.6 硬件测试（领会）5 VHDL设计技术深入5.1 深入讨论数据对象5.1.1 常量（领会）5.1.2 变量（领会）5.1.3 信号（领会）5.1.4 进程中的信号与变量赋值（领会）5.2 双向和三态电路信号赋值5.2.1 三态门设计（识记）5.2.2 双向端口设计（识记）5.2.3 三态总线电路设计（识记）5.3 IF语句概述（应用）5.4 深入了解进程语句5.4.1 进程语句格式（应用）5.4.2 进程结构组成（应用）5.4.3 进程要点（应用）5.5 并行语句特点（领会）5.6 仿真延时5.6.1 固有延时（识记）5.6.2 传输延时（识记）5.6.3 仿真8（识记）5.7实体与相关语句语法5.7.1实体语句结构（识记）5.7.2参数传递说明语句（识记）5.7.3参数传递映射语句（识记）5.8直接数字综合器(DDS)设计（识记）6 实用状态机设计技术6.1 有限状态机设计初步6.1.1 为什么要使用状态机（领会）6.1.2 数据类型定义语句（领会）6.1.3 一般有限状态机的结构（领会）6.2 Moore型有限状态机设计6.2.1 多进程有限状态机（领会）6.2.2 单进程.Moore型有限状态机（领会）6.3 Mealy型有限状态机设计（领会）6.4 状态编码6.4.1 状态位直接输出型编码（识记）6.4.2 顺序编码（识记）6.4.3 一位热码编码（识记）6.5 非法状态处理（识记）三、推荐教材和参考书目1、《EDA技术》，潘松等编，第一版，清华大学出版社，20052、《EDA应用技术》，曾全胜，第一版，冶金工业出版社，20083、《SOPC技术实用教程》，潘松编，第一版，清华大学出版社，20054、《EDA技术及其应用》，潘松编，第一版，清华大学出版社，200811。