毕业设计论文2007届毕业生<<电动机转速检测仪>>系别：班级:设计人:学号：指导教师:目录前言 (3)一、设计的任务 (5)二、总体方案设计 (5)1．设计思路 (5)2．原理框图 (6)三、设计原理分析 (7)1．信号拾取与整形 (8)2．计数电路 (10)3．锁存电路 (12)4． CD4543译码显示电路 (14)5．时钟电路及波形设计 (16)四、制作和调试 (25)五、电路设计的优缺点分析 (27)六、经验总结 (28)七、结束语 (30)八、参考文献 (31)前言毕业设计是工科院校学生十分重要的一个教学环节，是教学联系实践、理论联系实际的重要过程，是综合运用所学知识、解决实际应用技术问题、进行项目训练的重要手段。

在老师的指导下，就某一课题，综合运用所学知识，争取用最佳方式予以实现的思维过程及书面表述。

对我来说这既是学习过程也是实践过程，其成果则具体表达了我的综合能力、掌握所学知识的深度、知道的知识面、工作能力以及文字表达能力。

随着电子技术的不断发展，数子电子，模拟电子等技术越来越多的运用到社会生活中。

在计数器的发展过程中，传统计时器精确度低，测量误差大，已不适应现在发展需求。

伴随着计算机技术的发展，特别是单片机的诞生，让计数器的发展更迈进了一大步，单片机功能强大，与数字电路及接口技术的完美结合，使计数器的精确度大大提高了。

单片机已渗透到了各个领域，在计数器方面也起着举足轻重的作用。

单片机作为微型计算机的一个分支，其应用系统的设计方法和思想与一般的微型计算应用系统设计在许多方面是一致的。

由于单片机应用系统通常作为系统的最前端，设计数应注意实际问题，使设计的可靠性能够满足更多的需求。

我们在设计电机转速检测仪的设计，就充分运用了单片机的这种性能与数字电路、A/D转换接口等相结合，大大提高了转速检测仪的精确度。

我们此次电机转速检测仪的设计，牵扯知识面较广，需要查阅大量的相关资料，我们相信在不久的将来，我们会做得更好。

在设计中不足之处，还望各位老师和同学能够给予帮助和鼓励！—：设计的任务设计的基本任务，是着重提高学生在电子线路应用方面的实践技能，树立严谨的科学作风，培养学生综合运用理论知识解决实际问题的能力。

学生通过电路设计、安装、调试、整理资料等环节，初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展科学实践的程序和方法各种电机在工业得到广泛应用，为了能方便的对电机进行控制、监视、调速，有必要对电机的转速进行检测，从而提高自动化程度。

同时电路能扩展其应用功能，具有测量频率的功能，因此对电路提出以下功能：1．对电机转速进行测量，并数字显示，采样单位为每秒几转。

2．电机转速一般每秒不超过100转，采用2位十进制已经足够（既2个数码管），但是考虑到此电路有其他用途，所以仍采用四位数码管，最大可以计数4位十进制，同时可以升级为频率计使用。

3．转速测量误差每秒不超过一圈，内部时钟稳定度每天不超一秒。

4．电路原理要求简单，便于制作调试，元件成本低廉易购。

二：总体方案设计1．设计思路（1）利用光电开关管做电机转速的信号拾取元件，在电机的转轴上安装1圆盘，在圆盘上挖一小洞，小洞上下应分别对应有光发射和光接收开关，圆盘转动一圈既光电管导通一次，利用此信号作为脉冲计数所需。

（2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零-次，因为电路实行的是秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题。

（3）对于脉冲记数，有测周期和测频率的方式。

测周期电路的测量精度主要受电路系统的脉冲产生电路的影响，对于低频率信号，其精度较高。

测频电路其对于正负1的信号差非常敏感，对于低频率信号的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。

（4）显示电路采用静态显示方法，由于静态显示易于制作和调试，原理也较简单，所需元易于购买。

①用七段LED数码显示管来显示读数，在每次测量结束并稳定后才显示，测量期间输出结果是跳变的，要求消隐；②为了便于读数，要求数据显示的时间在O．5s～5s连续可调，如果被测信号的频率所显示的时间为2S，则数据显示2s后显示数据自行消失。

随后自动显示下一次被测信号的频率；（5）电路时钟是整个电路的关键，他是整个电路有效工作的核心，负责电路的锁存和清零。

其基本思路是：产生频率一秒是时钟，当秒时钟到来时，即当上升沿到来时，对锁存电路进行锁存，锁存以后才能对计数器进行清零，锁存和清零间隔要充分小，否则就影响电路的计数准确度。

鉴于此，对锁存集成必须采用边沿触发形式的集成，并且计数器应该与锁存同步工作，既都在秒时钟的上升沿触发工作。

另外大多的译码器都带有锁存功能，但是他的锁存方式基本上都是电平触发，若把它设计成电平触发的话，势必会增加电路的复杂度，还不如直接采用边沿锁存的单集成，所以不使用译码器中的锁存电路。

时钟实现方法很多，本电路采用一般晶体振荡器电路，基准时间的稳定度决定着测频的精度，因此应当采用频率稳定度非常好的晶体振荡器。

一般晶体的串联谐振频率都在兆赫兹以上，故需分频处理。

已求得高精度的时钟需求。

2．原理框图：根据设计任务与要求，可初步将系统分为信号拾取电路，整形电路，计数器，锁存器，译码器，显示电路，时钟电路，单稳态。

进一步细分，计数器由四个同步计数器串行工作，显示电路由四个LED数码管，四个驱动集成器（4个BCD —7段译码器），时钟电路由COS集成加晶振，CD4046（14级二进制串行计数）分频和JK触发器。

这样把总体方案划分为若干个相对独立的单元。

参考原理图如下：图1三：设计原理分析原理：由sch原理图由光电二极管拾取光信号转换成脉冲式电信号经一施密特40106触发器1端输入2端输出对波形处理成计数器所需矩形波，矩形波传送到计数器，计数器计数后再将其传送至锁存电路储存后单稳态电路对计数器清零，等待下一次数据信息到来，矩形脉冲由第一个计数器的CLOCK〈1〉端（上升沿触发）输入经计数器将二进制转换成十进制由Q1b~Q4b输出4路BCD码由于计数器没有进位功能脚但可利用计数器EN端的下降沿触发特性即可实现电路进位的功能所以上一个计数器的Q4b输出端地输出脉冲下降沿触发计数（计数器2，3，4除脉冲信号由EN端2端输入外其余与第一个计数器接法相同15端接电源VDD，8端VSS接地，7端RESET由单稳态输出端Q输出清零脉冲对计数器清零，等待下一次数据信息到来）计数器的输出端11，12，13，14输出端和计数器4的3，4，5，6输出端接双D锁存器2的1-8D输入端。

锁存电路在时钟电路产生的秒脉冲控制下对其计数器所传送数据进行储存和传送后清零，等待下一次数据信息到来，双D锁存器74LS324内部有8个D锁存器，采用两个这样的集成使可以实现4位十进制的数据传输，当双D锁存器11端CP端有效触发时将8个D输入同时打到输出Q端由Q1—8输出（双D锁存器输出端由三态门驱动所以一端加低电平，11端CP端由时钟电路提供上升沿脉冲，20端VCC 接电源，10端GND端接地）双D锁存器1的输出端Q1—4接译码器1的ABCD4个输入端Q5—8接译码器2的ABCD4个输入端，双D锁存器2的输出端Q1—8端接译码器3，4的ABCD输入端。

当译码器ABCD输入端BCD码时经9脚—15脚输出，4个译码器分别驱动4个数码管，译码器将二进制代码转换成LED 数码管所需二进制电压输出驱动信号点燃数码管，显示电机转速频率。

根据以上各电路功能模块需求，时钟电路共需要产生两路输出信号：一路是频率为1秒的标准矩形脉冲，利用上升沿对锁存器锁存。

另一路是计数的清零脉冲，但因电路工作需要，矩形脉冲经一个单稳态电路以后才产生清零脉冲。

电源：220V交流电经二极管桥式整流和三端稳压器稳压电容滤波后供给工作电路，提供5V稳定电压。

1．信号拾取与整形电路核心由一个光电开关管组成，平时电机转轮静止，发光二极管所发出的光被轮子挡住，所以接收管处于截止状态，1端为高电平。

当电机转动一圈，会使接收管导通一次，1端输出一个低电平，1端波形为：(略)信号拾取基本原理图如下：电机工作状态中要求被测信号为矩形波，但在实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处理成符合记计数器所需要的矩形波。

且不要求设计放大器，可利用施密特触发器进行整形，将不规则信号或正弦波整形为矩形波。

具体实现的方法有很多，可用555定时器构成的施密特触发器、门电路组成的施密特触发器实现。

更简单地，可选用集成施密特触发器74LSl32实现。

波形处理电路有一个施密特触发器组成，如上图。

当输入电压逐步升高时，致使VI>施密特上VT+，内部触发器发生翻转。

当VI逐步下降时，致使VI<VT-，电路再次发生翻转，通常VT+>VT-。

所以只要VI<VT-电路就能稳定在低电平，VI>VT+电路就稳定在高电平，这样就有效的防止了杂波的干扰，并使输出得到矩形脉冲，符合了下级计数的需求。

典型的施密特其工作波形如下：本施密特触发器选用40106，管脚如下，可以看出内部含有六路同样的施密特触发器，我们只使用其中一组，输入端IN1 IN2 IN3 IN4 IN5 IN6输出端OUT1 OUT2 OUT3 OUT4 OUT5 OUT6接地端VSS电源端VDD输入电压5V2．计数电路计数器的位数直接影响频率测试的准确性，可知位数越多测试越准确。

但在电机转速一般不超过100转，采用2位使进制已经足够（即2个数码管），但考虑此电路有其他用途故仍采用四个十进制计数器。

有许多中规模器件可供选择，该计数器需具有异步置O功能，因为当重新开始测量之前需将上次测量结果清除，从O开始对时钟CP计数，得到N。

本电路采用四个同步计数器接成串行工作方式，查数字电路产品资料后，准备采用CD4518，管脚如下图，该IC是一种同步加数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别是⑴~⑺和⑼~⒂。

该计数器是单路系列，脉冲输入（1或2脚；9或10脚），4路BCD码输出（3~6脚；11~14脚）。

(CD4518)CLOCK A---异步清除输入端（低电平有效），CLOCK B—同步并行置入控制端。

ENABLE A---时钟脉冲输入端（上升沿有效），ENBLE ---计数控制端。

Q1 A---Q4 A并行数据输入端，Q1B---Q4B输出端。

RESET A---计数控制端，RESET B---进位输出端。