COMPONENT MUX21A
PORT（a，b，s : IN STD_LOGIC;
y : OUT STD_LOGIC）;
END COMPONENT；
...
u1 : MUX21APORT MAP（a=>a2，b=>a3，s=>s0，y=>tmp）;
u2 : MUX21APORT MAP（a=>a1，b=>tmp，s=>s1，y=>outy）;
课题：EDA技术实用教程
专业：电子信息工程
班级：一班
学号： ********
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设计日期：2012年-2013年第一学期
成绩：
重庆大学城市科技学院电气学院
学院：电气信息学院专业：电子信息工程班级：一班
姓名
学号
实验序号
1
实验时间
2012-10-10
指导教师
成绩
实验项目名称
2选1多路选择器
实验目的
熟悉Quartus II 6.0的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
实验内容
实验内容1：首先按照4.4节给出的步骤，利用MAX+plus II完成2选1多路选择器的文本
编辑输入（mux21a.vhd）和仿真测试等步骤，给出图4-27所示的仿真波形。最后在实验系统上进行硬
件测试，实际验证本项设计的功能。
实验内容2：将4.4节的多路选择器看成是一个元件mux21a，利用元件例化语句描述图4-38，
并将此文件放在同一目录E:\muxfile中。以下是部分参考程序：
...
END ARCHITECTURE BHV ;
按照4.4节的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。
实验内容3：引脚锁定以及硬件下载测试。若目标器件是EF1K30，建议选实验电路模式5（，用键1）控制s0；用键2控制s1；a3、a2
和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接
IF S='0' THEN
Y<= A; ELSE
Y<=B;
END IF;
END PROCESS;
END ARCHITECTURE ONE ;
引脚编辑：
仿真框图：
逻辑框图：
实验总结
在使用中我熟悉Quartus II 6.0的VHDL文本设计流程全过程，
学习了简单组合电路的设计、多层次电路设计、体验了仿真和硬件测试的全过程。
8Hz信号。最后进行编译、下载和硬件测试实验。
程序：
实验编程及运行结果
ENTITY MUX21AIS
PORT (A,B,S: IN BIT;
Y: OUT BIT );
END ENTITY MUX21A;
ARCHITECTURE ONE OF MUX21AIS
BEGIN
PROCESS (A,B,S)