微机原理及应用K60DN512VLL10相关寄存器快速查询手册2015年11月25日编目录1.通用输入输出(GPIO) 41.1.引言 41.2.寄存器说明 41.2.1.引脚控制寄存器(PORTx_PCRn) 41.2.2.GPIO端口寄存器 41.2.3.GPIO时钟门控寄存器（SIM_SCGC5） 52.中断 63.周期中断定时器（PIT）73.1.说明73.2.寄存器描述73.2.1.PIT 模块控制寄存器（PIT_MCR）73.2.2.定时器加载值寄存器（PIT_LDVALn）73.2.3.当前定时器值寄存器（PIT_CVALn）73.2.4.定时器控制寄存器（PIT_TCTRLn）83.2.5.定时器标志寄存器（PIT_TFLGn）83.2.6.PIT时钟门控寄存器6（SIM_SCGC6）84.通用异步接收器/发送器(UART)94.1.UART 波特率94.2.寄存器说明94.2.1.UART 波特率寄存器94.2.2.UART 控制寄存器4(UARTx_C4)94.2.3.UART 控制寄存器1(UARTx_C1)94.2.4.UART 控制寄存器2(UARTx_C2)104.2.5.UART 状态寄存器1(UARTx_S1)104.2.6.UART 数据寄存器(UARTx_D)104.2.7.UART时钟门控寄存器115.AD125.1.寄存器说明125.1.1.ADC 配罝寄存器1(ADCx_CFG1)125.1.2.ADC 配罝寄存器2(ADCx_CFG2)125.1.3.ADC状态和控制寄存器1(ADCx_SC1n)135.1.4.ADC状态和控制寄存器2(ADCx_SC2)145.1.5.ADC状态和控制寄存器3(ADCx_SC3)145.1.6.ADC 数据结果寄存器（ADCx_Rn）155.1.7.ADC时钟门控寄存器156.DA176.1.寄存器说明176.1.1.DAC数据寄存器（低）(DACx_DATnL)176.1.2.DAC数据寄存器（高）(DACx_DATnH)176.1.3.DAC 控制寄存器0 (DACx_C0)176.1.4.DAC 控制寄存器1 (DACx_C1)186.1.5.DAC 控制寄存器2 (DACx_C2)186.1.6.DAC 状态寄存器(DACx_SR)186.1.7.DAC时钟门控寄存器(SIM_SCGC2)197.附A 时钟门控寄存器汇总207.1.寄存器说明207.1.1.系统时钟门控寄存器1(SIM_SCGC1)207.1.2.系统时钟门控寄存器2(SIM_SCGC2)207.1.3.系统时钟门控寄存器3(SIM_SCGC3)207.1.4.系统时钟门控寄存器4(SIM_SCGC4)20 7.1.5.系统时钟门控寄存器5(SIM_SCGC5)21 7.1.6.系统时钟门控寄存器6(SIM_SCGC6)21 7.1.7.系统时钟门控寄存器7(SIM_SCGC7)211.通用输入输出(GPIO)1.1.引言通用输入输出（General Purpose Input and Output，GPIO）模块接口。
GPIO 寄存器支持任意长度的数据访问。
当引脚被配置为GPIO 功能时，GPIO 数据方向寄存器与输出数据寄存器控制每个引脚的方向及输出数据。
当GPIO 引脚被配置为任意数字功能时，GPIO 输入数据寄存器在每个引脚上显示逻辑值，提供相应的端口控制和对有效引脚的中断模块。
1.2.寄存器说明1.2.1.引脚控制寄存器(PORTx_PCRn)1.2.3.GPIO时钟门控寄存器（SIM_SCGC5）K60中每一个模块都需要在SIM模块中开启或者关闭模块的时钟。
通过设置SIM_SCGC5寄存器就可以为I/O模块的PORTA、PORTB、PORTC、PORTD、PORTE提供时钟，该寄存器在复位时被清零，从而使得相应模块的时钟被关闭。
13 PORTE PORTE时钟门控制0 时钟禁止 1 时钟使能2.中断中断默认按照下表分配。
向量号：当中断使用时，此值储存在栈中。
IRQ 号：非核心中断源，对应的编号为终端号减16。
3.周期中断定时器（PIT）3.1.说明定时器在开启后周期性触发。
定时器加载开始值（放在LDVAL 寄存器中），然后递减计数直到为0，自动重载。
每次定时器计数到0 时，将产生一个触发脉冲并且置中断标志。
所有的中断可以开启或屏蔽（通过设置TCTRL 寄存器中断TIE 位）。
只有在前者被清除后，新中断才会产生。
如果需要，通过CV AL 寄存器可以读取定时器的当前计数器的值。
先关闭定时器，再通过TEN 位开启定时器来重启计数周期。
3.2.寄存器描述3.2.1.PIT 模块控制寄存器（PIT_MCR）该寄存器控制定时器时钟是否使能和定时器是否运行在调试模式。
1 MDIS模块禁止，用来禁止模块时钟。
这个位必须在其他设置完成之前使能。
0 PIT 定时器时钟使能。
1 PIT 定时器时钟禁止。
0 FRZ冻结，允许设备进入调试模式时，停止定时器。
0 在调试模式下定时器继续运行。
1 在调试模式下定时器停止。
3.2.2.定时器加载值寄存器（PIT_LDVALn）该寄存器选择定时器中断的溢出周期。
TSV——定时器初始值，用于设置定时器的初始值。
定时器将会减计数直到为0，然后产生一个中断后再加载这个寄存器初值。
向这个寄存器写入新设定的值不会重启定时器，而是在定时器减少为0后才会加载新设定的值。
若要以新设定的值重新启动定时器周期，需要先禁止定时器再使能定时器。
TSV——根据需要定时的时间来计算定时器初始值。
( TSV )*（1/总线频率）uS = 定时时间3.2.3.当前定时器值寄存器（PIT_CVALn）该寄存器指示当前定时器的位置。
TVL——PIT当前定时器值，如果使能定时器，该寄存器的值就代表了当前定时器的值。
定时器已经运行的时间= （TSV-TVL）)*（1/总线频率）uS3.2.4.定时器控制寄存器（PIT_TCTRLn）该寄存器包括了每个定时器的控制位。
3.2.5.定时器标志寄存器（PIT_TFLGn）该寄存器占有PIT 中断标志。
3.2.6.PIT时钟门控寄存器6（SIM_SCGC6）4.通用异步接收器/发送器(UART)UART 允许与外围设备及其他CPU 进行异步串行通信。
4.1.UART 波特率波特率发生器中的13 位模数计数器和5 位分数微调计数器为接收器和发送派生了波特率。
SBR的值决定了模块时钟除数。
SBR由UART 波特率寄存器(BDH 和BDL)组成。
波特率时钟与模块时钟同步并驱动接收器。
分数微调计数器增加分数延迟到波特率时钟来允许波特率精修以匹配系统波特率。
被16 除的波特率时钟驱动发送器。
4.2.寄存器说明4.2.1.UART 波特率寄存器该寄存器与BDL 寄存器一起用于控制UART 波特率发生器的预分频器。
为了更新13 位波特率设置值(SBR[12:0])，首先写入BDH 以缓存新值的高半位，然后写入BDL。
直到BDL 被写入，BDH 中的工作值才会变化。
BDL 被复位为非零值，所以复位后波特率发生器保持禁用直到接收器或者发送器首次被启用(C2[RE]或C2[TE]位被设置为1)。
UART波特率寄存组由UARTx_BDH[4:0]和UARTx_BDL[7:0]组成，先写UARTx_BDH[4:0]，后写UARTx_BDL[7:0]；当C2[RE]或者C2[TE]置位时，UART开始工作。
UART 波特率= UART 模块时钟/(16*(SBR[SBR]+BRFD))其中：BRFD 在UARTx_C4寄存器中。
4.2.2.UART 控制寄存器4(UARTx_C4)4-0 BRFA 波特率微调这个位字段用来对一般的波特频率以1/32 的增量增加更多的时间分辨率。
波特率产生是受两个误差来源：模块时钟的整数除法可能不能给出精确的目标频率。
这个错误可以由微调计数器方法减缓。
与模块时钟同步可能导致相位移位。
4.2.3.UART 控制寄存器1(UARTx_C1)4 M 9位或8位模式选择位。
0：正常模式-起始位+8位数据位（由MSBF决定MSB/LSB 优先）+停止位。
1：9位模式-起始位+9位数据位+停止位。
1 PE 奇偶校验使能位，当奇偶校验使能时，停止位前会被入一个奇偶校验位。
0：奇偶校验功能禁止；1：奇偶校验功能使能。
0 PT 校验类型。
0：偶校验；1：奇校验。
4.2.4.UART 控制寄存器2(UARTx_C2)7 TIE 发送器中断或DMA传送使能位。
0: TDRE中断和DMA传送请求禁止。
1: TDRE中断或者DMA传送使能。
6 TCIE 传送结束中断使能位。
0: TC中断请求禁止。
1: TC中断请求使能。
5 RIE 接收器满中断或DMA传送使能位。
0: RDRF中断和DMA传送请求禁止。
1: RDRF中断或DMA传送请求使能。
3 TE 发送器使能位。
0：禁止；1：使能。
2 RE 接收器使能位。
0：禁止；1：使能SBK发送中止位。
4.2.5.UART 状态寄存器1(UARTx_S1)S1 寄存器为发生UART 中断或者DMA 请求提供输入到MCU。
7 TDRE 发送数据寄存器空标志位。
发送缓冲区中的数据个数<=TWFIFO[TXWATER]，TDRE被置位。
6 TC 发送完成标志位。
发送完成，TC被置位。
5 RDRF 接收数据寄存器满标志位。
接收缓冲区中数据个数>=TWFIFO [TXWATER]时，RDRF被置位。
4.2.6.UART 数据寄存器(UARTx_D)该寄存器其实是两个单独的寄存器。
读操作返回只读接收数据寄存器中的内容，写操作只可写传送数据寄存器。
4.2.7.UART时钟门控寄存器1）System Clock Gating Control Register 4 (SIM_SCGC4)13 UART3UART3 Clock Gate Control, This bit controls the clock gate to the UART3 module.0: Clock disabled; 1: Clock enabled12UART20: Clock disabled; 1: Clock enabled11UART10: Clock disabled; 1: Clock enabled10UART00: Clock disabled; 1: Clock enabled 2）System Clock Gating Control Register 1 (SIM_SCGC1)11 UART5UART5 Clock Gate Control, This bit controls the clock gate to the UART5 module.0: Clock disabled; 1: Clock enabled10UART40: Clock disabled; 1: Clock enabled5.AD5.1.寄存器说明5.1.1.ADC 配罝寄存器1(ADCx_CFG1)5.1.2.ADC 配罝寄存器2(ADCx_CFG2)5.1.3.ADC状态和控制寄存器1(ADCx_SC1n)ADCx_SC1n分为两个寄存器：ADCx_SC1A, ADCx_SC1B, ADCx_SC1A可配置为软件和硬件触发两种模式，为了可以由内部外设触发进行连续转换，在硬件触发模式下，可以配置ADCx_SC1B 。