实验名称：利用例化语句进行层次化设计学生姓名：班级：学号：
指导老师：同组人：成绩：
1、实验目的及要求:
1)实验目的：
学习利用例化语句进行层次化设计的方法。并仿真验证自己的设计项目
2)实验要求：
利用或门和半加器设计全加器
2、实验原理：
在半加器的基础上，采用元件调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。全加器包含了两个半加器和一个或门
(2)文件存盘。选择File—Save AS，存盘文件名应与实体名一致，即h_adder.vhd,找到已建立的文件夹adder,保存在新建的文件夹里
（3）在主菜单中选择Processing→Start Compilation命令，系统编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程
全加器的vhdl设计如下：
（1）半加器的VHDL文本设计如下：
（2）或门的VHDL文本设计如下：
（3）全加器的vhdl设计如下：
3、实验步骤：
（1）建立新文件夹adder
（2）半加器的设计
(1)输入半加器源程序。打开Quartus II，单击“file”菜单下的New，在New窗口中Design Files栏中选择VHDl File选项,然后在VHDL文本编辑框中输入半加器的VHDL源程序
(3)按照上述步骤对或门设计和封装
（4）封装好半加器和或门后，把其添加到元件库中，再按照上述步骤进行全加器的设计和功能仿真。
四、功能仿真
5、实验说明：
试验中利用了例化语句进行层次化设计的方法，并仿真验证设计项目。
(6)选择主菜单Biblioteka 的Edit→End Time命令，打开对话框，在Time编辑框中输入100，单位us。按住Ctrl键，同时向下滚动鼠标滑轮，使窗口比例合适，拖动选择一段波形，使其被选中，然后单击左侧工具栏的按钮，使选中的一段波形状态变为1。采取同样的方法，将输入点都进行设置。
(7)选择File→Save as命令，接受默认名hadder.vwf，确定，存盘。为了对设计进行仿真，创建的波形文件的名称必须与设计文件的名称相同，并且它们要保存在同一个子目录下。
（8）选择Processing→Start Simulation命令。如果没有错误的话，弹出Simulator was successful
（9）选择File→Creat/Update→Creat symbol Files for current files，接受对话框内默认的名称确认后，系统生成元件
（4）在主菜单中选择File→New命令，打开New对话框。单击New对话框中的Other Files选项卡标签，再选择Vector Waveform File选项，单击OK按钮，组建一个Waveform1.vwf的波形文件。
（5）在Waveform1.vwf的波形文件左侧单击右键，选择Insert→Insert Node or Bus（或直接双击界面）打开后再选择Node Finder按钮，打开。在出现的对话框中的Filter下拉列表中选择Pins：all项，单击List按钮，在Nodes Found列表中显示项目中的所有引脚节点。将所有节点都添加到Selected