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5.4.3电阻-二极管保护电路 1. 基本原理 R1为多晶电阻，起限流作用， VDD 防止放电电流过大（一般在 1K左右）。 Dp1 MP Dp1 、Dn1是用N+、P+扩散 pad R1 R2 区分别与阱和衬底形成的二 极管，起电压箝位和电荷泄 M N Dn1 放作用。面积一般设计为 Dn2 VSS 1000m2左右，并采用抗闩 38 锁的保护环结构。
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第五章 MOS电路版图设计
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§5-1 MOS管图形尺寸的设计
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思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何 确定？ 3. MOS管源漏区尺寸如何确定？
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5.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力， 一般MOS管的击穿电压由源 漏穿通电压决定： W L
BVDSP=qNBL /2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
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2
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B
VDD
ML Vi MI Vo
V DD F
C
MD ME Vo
5
Vi
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 Vi 输入转折电压V*)确定0范围。
VDD MP Vo MN
V* =
VDD+ VTP +VTN o 1 + o
5.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。 L W
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5.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
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§5-4 MOS电路的抗静电设计
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思考题
1. MOS电路为什么要有抗静电设计？
2. 对静电保护电路有何要求？
3. 静电保护电路由那些形式？保护原 理是什么？
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5.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程 MP pad 中来自人体或设备的静电可达 MN 几千伏以上，而 MOS器件的栅 VSS 氧化层很薄，面积很小，绝缘 性能又很好，因此静电电荷形 VDD 成很高的电压足以使栅氧化层 MP pad 击穿，使器件失效。因此，采 MN 用抗静电保护设计措施是MOS 电路得以应用发展的必要前提。 36 VSS
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5.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） VDD
(3) 根据静态功耗的要求 来确定负载管最大的W/L 。 (4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。
(5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
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5.3.3 内部电路的抗闩锁设计 版图示例1
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5.3.3 内部电路的抗闩锁设计 版图示例2
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5.3.3 内部电路的抗闩锁设计 版图示例3
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5.3.4 芯片外围电路的抗闩锁设计 外围电路主要是指输入/输出单元电路， 一方面易受高压影响，另一方面工作电流 很大。因此，极易发生闩锁效应，通常都 采用双环保护结构，而且保护环上要充分 开孔，用金属线直接连到电源或地上。
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5.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
OUT OUT D A B C
A
D
B
C
OUT
OUT
GND
GND
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5.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
VDD
VO o增大 Vi
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
0
V*
6 VDD
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5.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续） (3) 根据上述结果最终确定等效的 Vi PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
Vi VDD n+ p+ RW p+ Vo n+ RS GND 25 n+ GND p+ VO IRs Rs Rw NIRw VDD
VO
P-
N-阱 P-Sub
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5.3.2 抗闩锁设计的基本原则 （1）减小RS和RW ：均匀且充分设计阱和衬 底的电源和地的欧姆接触，并用金属线连接， 必要时采用环结构。 （2）减小β npn和β pnp ：加大MOS管源漏区 距阱边界的距离，必要时采用伪收集极结构。
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5.4.5双极晶体管保护电路 2.版图示例
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5.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
电 源 N
地 P
电 源 地 N P N N P衬底
地 P
电 源 N
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5.3.4 芯片外围电路的抗闩锁设计
输出驱动单元局部版图示例
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5.4.4 MOS晶体管保护电路 2.版图示例
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5.4.5 双极晶体管保护电路 1. 基本原理 利用横向NPN和PNP的 VDD 正向导通或CE穿通来完成 静电泄放。 R1 MP 横向NPN和PNP应能 pad R 承受足够大的电流，采用 MN 抗闩锁的保护环结构。 R2 R为N+电阻，起延迟、 缓冲作用。R1、R2为衬底 VSS 寄生电阻。 43
VDD A B
VDD MP Vo MN
F
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5.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
Vi
VDD n+ Vo
Vi
GND n+ N -阱 n+ N -阱 p+ n+ n+
p+ຫໍສະໝຸດ RWp+p+
RS
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P-Sub
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5.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
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5.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
走时电路
分频电路 振荡器
报 时 驱 动
调节控制电路
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5.2.1 布局 2.布局示例2 存储器模块
读写 控制
输入输出
地址 译码
SRAM存储矩阵
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5.2.3 优化设计 4. 复用单元的设计
将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
Active Contact
Poly Via1 Contact
PAD
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