集成电路设计基础.
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外延生长
分子束外延生长（MBE：Molecular Beam Epitaxy） 这种方法有生长半导体器件级质量的膜的能 力，生长厚度有原子级精度。MBE系统的基本 要求是超高真空，基本工艺流程包含产生轰击 衬底上生长区的III、V族元素的分子束等。 MBE几乎可以在GaAs基片上生长无限多的外 延层，经过MBE法，衬底在垂直方向上的结构 变化具有特殊的物理性质。
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掩模的制版工艺
(3) 接触曝光制作的掩模图案失真较大，原 因有： a、图画在纸上，因为热胀冷缩、受潮起 皱、铺不平等引起失真； b、初缩时，照相机有失真； c、步进重复照相时，同样有失真； d、从掩模到晶圆上成像，还有失真。
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无生产线集成电路设计技术
随着集成电路发展的过程，其发展的总 趋势是革新工艺、提高集成度和速度。 设计工作由有生产线集成电路设计到无 生产线集成电路设计的发展过程。 无生产线（Fabless）集成电路设计公司。 如美国有200多家、台湾有100多家这样 的设计公司。
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掩模的制版工艺
(1)早期掩模制作方法：
先把版图分层画在纸上，每一层掩模一种图案。 版图画得很大，可以达到50×50㎝2或100×100㎝2， 将其贴在墙上，用照相机拍照。然后缩小10～20倍， 变成 5×5 ～ 2.5×2.5㎝2 或 10×10 ～ 5×5㎝2 的精细底 片。这一过程称为初缩。 接下去, 将初缩版装入步进重复照相机，进一步缩 小到2×2㎝2或3.5～3.5㎝2，一步一幅印到铬(Cr)板上， 如下图所示，形成一个阵列。
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无生产线设计与代工方式的关系图 （S图）
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PDK文件
首先，代工单位将经过前期开发确定的一套工 艺设计文件PDK（Pocess Design Kits)通过因特 网传送给设计单位。 PDK文件包括：工艺电路模拟用的器件的SPICE 参数，版图设计用的层次定义，设计规则，晶 体管、电阻、电容等元件和通孔（VIA）、焊盘 等基本结构的版图，与设计工具关联的设计规 则检查（DRC）、参数提取（EXT）和版图电路 对照（LVS）用的文件。
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外延生长
双极型集成电路元器件间的 隔离问题 可通过 外延与隔离扩散技术相结合 而获 得解决。外延技术还可用于解决高频功 率器件的 击穿电压与集电极串联电阻对 集电极电阻率要求之间的矛盾 ；掺杂较 少的外延层保证了较高的击穿电压，高 掺杂的衬底降低了集电极的串联电阻。
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3.3 掩模制版工艺
在外延的晶圆上，工艺工程师可以开始集成电 路制造的一系列工序。 电路设计工程师为集成电路的制造设计出了一 系列物理定义的抽象表达 版图。 在计算机及辅助设计软件中设计的集成电路版 图要送到工艺线上生产时，必须要经过一个重 要的中间环节：制版。 制版就是要产生一套分层的版图掩模，为将来 进行图形转移，即将设计的版图转移到晶圆上 去做准备。
X射线制版
由于 X 射线 (X-ray) 具有比可见光短得多的波 长，可用来制作更 高分辩率的掩模版 。 X 射线 掩模版的衬底材料与光学版不同，要求对 X 射 线透明，而不一定对可见光或紫外线透明，它 们常为硅或硅的碳化物，而金的沉淀薄层可使 得掩模版对X射线不透明。虽然X射线可提高分 辩率，但问题是要想控制好掩模版上每一小块 区域的扭曲度是很困难的。
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掩模的制版工艺
图案发生器PG(Pattern Generator)方法 在PG法中，规定版图的基本图形为矩形。 任何版图都将分解成一系列各种大小、不同 位置和方向的矩形条的组合，如下图所示。 每个矩形条用5个参数进行描述：（X，Y， A，W，H） y
W
A
X
H
Y
x
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掩模的制版工艺
电子束扫描法(E-Beam Scanning)
现在，装备先进的掩模公司、实验室、 半导体制造厂都采用电子束来制作掩模。 这种技术采用电子束对抗蚀剂进行曝光， 这是由于高速电子的波长很短、分辨率很高。 高级的电子束制版设备的分辨率可达50nm， 这意味着电子束的步进距离为50 nm，轰击 点的大小也为50 nm。
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外延生长
金属有机物气相外延生长（MOVPE： Metalorganic Vapor Phase Epitaxy） 金属有机物气相外延生长（MOVPE）开始于20 世纪60年代后期，该工艺一般使用III族元素有机化 合物和 V 族元素氢化物。由于 VPE 中使用的物质只 有在高温下才能挥发成气体，故VPE是一种热壁工 艺，它必须在炉子里加热，在石英反应管中进行。 而 MOVPE 与 VPE 不同之处在于它是一种冷壁工艺， 只要将衬底控制在一定温度就可以了。
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电路设计和电路仿真
设计单位根据研究项目提出的技术指标，在 自己掌握的电路与系统知识的基础上，利用 PDK提供的工艺数据和CAD/EDA工具，进 行电路设计、电路仿真（或称模拟）和优化、 版图设计、设计规则检查DRC、参数提取和 版图电路图对照LVS，最终生成通常称之为 GDS-Ⅱ格式的版图文件。再通过因特网传送 到代工单位。
境外代工厂家一览表
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芯片工程与多项目晶圆计划
F&F(Fabless and Foundry)模式 工业发达国家通过组织无生产线IC设计的芯片 计划来促进集成电路设计的专业发展、人才培 养、技术研究和中小企业产品开发，而取得成 效。 这种芯片工程通常由大学或研究所作为龙头单 位负责人员培训、技术指导、版图汇总、组织 芯片的工艺实现，性能测试和封装。大学教师、 研究生、研究机构、中小企业作为工程受益群 体，自愿参加，并付一
上次：第2章 集成电路材料、结构与理论
2.1 引言 2.2 集成电路材料 2.3 半导体基础知识 2.4 PN结与结型二极管 2.5 双极型晶体管 2.6 金属半导体场效应晶体管MESFET 2.7 MOS晶体管的基本结构与工作原理
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第3章 集成电路工艺简介
3.1 引言 3.2 外延生长工艺 3.3 掩模的制版工艺 3.4 光刻工艺 3.5 掺杂工艺 3.6 绝缘层形成工艺 3.7 金属层形成工艺
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3.1 引言
*为何要介绍IC制造工艺？ *集成电路设计人员虽然不需要直接参与集 成电路的 工艺流程 和掌握工艺的细节，但 了解集成电路制造工艺的基本原理和过程 ， 对于集成电路设计大有裨益。 *本章简单介绍集成电路的基本加工工艺。 *这些工艺可应用于各类半导体器件和集成 电路的制造过程。
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掩模的制版工艺
人们将这些数据按一定格式录在磁带上，用来控 制如图所示的一套制版装置而制得初缩版 。而后再将 制出的初缩版装入步进重复照相机制作掩模。
氙灯 快门 光导管
灯室
槽，可控W, H矩形孔径
初缩版 激光干涉仪 精密量具
物镜 马达 XY工作台
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掩模的制版工艺
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掩模与流片
代工单位根据设计单位提供的GDS-Ⅱ格式的版 图数据，首先制作掩模（Mask），将版图数据 定义的图形固化到铬板等材料的一套掩模上。 一张掩模一方面对应于版图设计中的一层的图 形，另一方面对应于芯片制作中的一道或多道 工艺。 在一张张掩模的参与下，工艺工程师完成芯片 的流水式加工，将版图数据定义的图形最终有 序的固化到芯片上。这一过程通常简称为“流 片”
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参数测试和性能评估
设计单位对芯片进行参数测试和性能评 估。符合技术要求时，进入系统应用。 从而完成一次集成电路设计、制造和测 试与应用的全过程。 否则再进行改进和优化，才能进入下一 次循环直至成功。
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代工工艺
代工（Foundry）厂家很多，如：
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代客户加工（代工）方式
芯片设计单位和工艺制造单位的分离， 即芯片设计单位可以不拥有生产线而存 在和发展，而芯片制造单位致力于工艺 实现，即代客户加工（简称代工）方式。 代工方式已成为集成电路技术发展的一 个重要特征。
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外延生长
气相外延生长
这是一种在集成电路制造中最普遍采用的 硅外延工艺，该工艺利用加热来提供化学过程 进行所需的能量。
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外延生长
如上图所示 Si 基片 放在石英管中的石墨 板上， SiCl4 、 H2 及气态杂质原子通过反应 管。在外延过程中，石墨板被石英管周围的 射频线圈加热 到1500-2000 度，在高温下发 生了SiCl4+2H2→Si+4HCl↑的反应，释放出 的Si原子在基片表面形成单晶硅，典型的生 长速度为0.5~1μ m/min。
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铬(Cr)板阵列版图
