福州大学至诚学院数字集成电路课程设计报告设计题目:51型MCU数字芯片的设计与验证班级：2班专业：微电子姓名：柳青学号: 21101４33８指导老师: 王仁平教师评分:日期:目录第1部分课程设计要求 ............................................... 错误!未定义书签。
第2部分５１型ＭCU数字芯片的设计过程............................... 错误!未定义书签。
2.１设计和时序约束设置..............................................错误!未定义书签。
2.2平面规划7ﻩ2．3布局设计18ﻩ２.４时钟树综合与后布局优化....................................... 错误!未定义书签。
２2.5布线...........................................................错误!未定义书签。
6 2.6 ＤFM-可制造性设计. (30)第3部分 Asｔro－Raiｌ分析ＦFt芯片的功耗和电源完整性ﻩ错误!未定义书签。
3.1 Ａsｔro-Raｉl分析芯片的功耗流程3ﻩ５3．２Asｔro-Rａil分析芯片的电压降和电迁移流程37ﻩ第4部分设计心得 ........................................................................................................................................... 4１参考文献 . (42)第1章课程设计要求1．1 课程设计要求在前端综合生成网表的基础上，用Asｔｒo工具进行MＣU芯片版图设计，MCU芯片项目要求所设计的版图工作频率不低于６６MＨz，芯片尺寸(包括Pａｄ)不超过２mｍ×2ｍm,功耗不超过２０0mＷ,根据项目要求选择Synｏｐsｙs公司超深亚微米布局布线工具Astr ｏ对MCU芯片进行版图设计,在版图设计中对减少芯片面积、缩短设计周期、时序收敛、优化扫描链、布线违规修复、消除天线效应、优化功耗、降低电压降和减少电迁移等问题进行分析。
基于Aｓtro的版图设计流程[16]和主要步骤如下图1所示，每个步骤在后面都有详细的说明。
用Ａｓtｒo工具进行MCU芯片版图设计时需要输入四种文件,分别为:由前端综合生成的网表文件、时序约束文件、包含扫描链信息的DEF格式文件和由芯片制造厂家ＳＭI Ｃ公司提供的0.18μｍ1P6M工艺库相关文件。
最终设计的MCU芯片版图满足面积、时序、功耗和制造工艺要求，可以进行流片。
图１版图设计流程第2章 51型MCU数字芯片的设计过程２．1 设计和时序约束设计1、从ｍcｕ路径调用Astro 。
2、创建一个设计库，附上参考库，并读取verilog网表。
Ｔool✂ＤａtａＰrep,从Data Prep 工具中执行单个命令。
Neｔlｉst Ｉn✂ＶeriloｇＩn To CEL…,得到VeriｌoｇTo Ｃeｌｌ对话框，选择Rｅｆeｒence Library，添加参考库到列表后，选择Hidｅ。
选择GlobaｌNet Optiｏnｓ，添加完ＶＤD后点击Apｐly，再添加GND, 点击Apply后,选择Hide。
填写Veｒiｌog TｏCelｌ对话框中的内容如下图所示,并确保SeｔCaｓe Sｅｎsｉｔiｖｅ、Ｉｎｉｔiａliｚe Hｉerarchy Prｅserｖation 、OｐｅｎLibrary anｄCell WhｅnＤonｅ被选中，其余保持默认设置。
点击OK后，输入框中显示：,同时设计库和设计单元被打开。
3、Ｌｉbｒaｒy✂Ｓhow Refs…，点击Ｂｒｏwsｅ选择库名ＧJJ,然后点击OK，在输入框中可见参考库已导入正确。
4、完成初始层次保留。
Ｃell✂Ｍark ModulｅIｎsｔance Preｓerｖeｄ…,填写单元名ｇjｊ后点击OＫ。
5、添加TLU+ 电容模型。
Teaｃh Fiｌe✂ITFＴｏＴLU+,按照下图设置对话框内容(填写路径时从终端复制较为可靠）。
设置完成后点击Sａniｔy Checｋ,在输入框内看到显示如下图说明导入成功，点击OK。
6、返回菜单，选择Ｔool✂Ａstrｏ。
７、时序设置。
Tｉｍinｇ✂Timing Sｅtup，在AstrｏTime(tm) Timing Setup对话框中，设置Pａrasiticｓ选项如下图所示，然后点击Ａpｐly, 使TLU＋模型可用。
设置Moｄel选项为Low Eｆfort,点击Appｌy。
按下图设置Envｉronment选项，然后点击Apply。
最后点击Hide隐藏对话框。
8、导入SDC文件。
先在输入框键入ataRｅmovｅTＣ，以移除已存在的时序约束，然后选择Timｉnｇ✂Co ｎstrainｔｓ:Load SDＣ…,填写SDC 文件名为ｆdｎｏｆlaｓh_ｓcaｎ.sdc。
等待片刻后输入框中显示：,说明导入成功。
9、执行时序约束检查。
Ｔｉming✂Time Dａｔa Check…✂ＯK。
即可出现约束检查框,从检查框中可以看到只有VＤ33和GND没有被约束,可暂时忽略,关闭时序约束检查框。
10、在输入框中键入ａｔaRｅportSummａｒy命令产生时序总结报告:１1、单元另存为Ｓetup。
2.2 平面规划1．载入tdf 文件。
ＤｅｓｉｇｎSｅtuｐ－✂ＴＤＦ:ＬoａdＴＤＦ…，在对话框中填入TDF文件名为wrp53.ｔdf，点击OＫ后,在输入框中可见，说明导入成功。
２、创建初始化平面设计。
Ｄeｇisn Setｕｐ✂Foorpｌaｎ：Sｅt Up Ｆloorｐlan…，按照下图进行设置。
设置完点击ＯK,在单元窗口出现左图的效果。
从左图可见,单元中的端口是躺着的,为使其呈现右图的效果须在建立平面设计之前做如下操作：从Dａta Preｐ工具中，CLF Ｌｏad…,设置如下:点击OK后,可在输入框中看到，说明导入文件成功,接着重新建立平面设计即可。
在单元窗口选择Ｗindｏw opio n对话框,然后在Vｉsibｌe Oｂjｅcts中选上roｗ，点击应用重读使单元排可见,放大并查看核单元的左下角区域如下右图所示,验证核中单元排的设置正确后,再关闭单元排选项。
3、用各种大小的焊盘填充单元填满四边PAＤ单元之间的剩余空隙。
在填充空隙之前先查看原来端口的填充情况以跟后面填充空隙之后对比。
Select✂Sele ｃｔIｎstss BｙType…,选中pａd fｉｌlｅｒ,点击ＯK.可在输入框中看到:PoｓtPlａce✂ＦilleｒＣｅlｌ：Ａdd PaｄFｉlleｒs…按照下图填写对话框，点击OK 后即可看到如右图中空隙已填充。
填充空隙后重新查看端口填充情况可看到4、源／地引脚进行逻辑连接。
PreRoｕte ✂ＣonｎecｔＰort to P/G…,分别进行如下设置后点击Ａｐplｙ，最后点击Cｅncｅｌ退出对话框。
5、完成ＩＯPAD环的物理P/G 连接。
PreRｏute✂Pad Rｉｎgｓ…，选择默认后点击OK 即可。
然后点击单元窗口左侧的Ｄesｅlect-ａｌｌ取消所有选中。
6、基于飞线放置宏单元。
先删除填充。
PostＰlａｃｅ✂Ｆillｅr Ｃeｌｌ: Ｐuｒge Core/Ｐad/TａpＦiｌlers…,选中Pａd后点击ＯＫ,在输入框中可见：高亮宏单元连接。
Querｙ✂Ｆlylｉnｅ:ＳhoｗＮet Coｎｎetions…,选中Ignｏre Coｎnectｉons To Ｓｔanｄard Cells，点击OK。
移动宏单元。
在单元窗口中,先点击Deｓelecｔ－alｌ消除所有选中,再点击seｌect-point 进入选择状态，选中要移动的宏单元如下左图所示,为了使该宏单元能够与端口连接，需要将其旋转到合适的角度，在主窗口菜单栏中Moｄify✂Modｉｔy…,旋转角度选择２70度，点击０k，得到如下右图。
接着把该宏单元移动到合适的位置。
Moｄｉｆy✂Ｍove…，选中Ｎonｅ,进入移动状态，配合放大功能将选中的宏单元移至如下图所示的位置后点击左键确定，点击右键突出移动状态,并且消除选中。
同样的，把另一个宏单元移动到合适的位置,移动完如下图所示：7、创建该核的电/源地结构。
为核和宏单元创建电源／地环。
PｒeRoute ReｃｔanｇulaｒＲingｓ...按照如下左图设置对话框,点击Applyh后得到如下右图所示。
类似的，为核下方的为两个宏单元创建电源/地环。
创建3个垂直和一个水平电源/地条。
PreRｏute Stｒaｐs…按照如下左图设置对话框，点击Appｌyh后得到如下右图所示。
对焊盘和宏单元进行先布线。
PreRｏute✂ Macｒｏs/Ｐaｄs…✂Ｄｅfault✂ＯK 。
对标准单元排电源进行先布线。
ＰｒeRoute✂ＳｔandardＣells…✂Ｄefaul✂选中Ｆill All Emｐty Ｒoｗｓ✂OＫ，放大后如右图所示。
８、添加布局阻塞。
在2个宏单元和1个水平电源/地条附近创建硬布局阻塞, PrePｌace ✂Ｐｌacemｅnt Blockaｇe:CreａtｅHａrｄＢloｃｋａge，创建阻塞如下图所示:9、重新进行端口填充。
１0、将单元保存为：Floorplannｅd。
１1、关闭Ａstro。
2．3 布局设计1、注释并打断扫描链注释扫描链。
(在Ｔoｏls菜单下将Ａstro 转换成Daｔa Prep)选择Nｅtliｓt Ｉｎ✂DE ＦＩｎ…，按下图填写对话框，点击OＫ后可在终端看到共注释出6条扫描链。
在Tｏolｓ菜单下返回到Asｔro选项，打开库文件GＪJ和核单元Floｏrplanneｄ。
打断扫描链。
PrｅPlａcｅ✂Scan Chａin：Opｔｉmize:Optimize Delｅｔe ＳcaｎCｈａｉｎ…✂Ｄefauｌt✂选择Ｄelete onｌy模式✂OK。
完成后会在输入框显示2、执行“原型”布局。
InPｌacｅ✂Auto Plaｃe…,按照下面左图设置后点击OＫ单元窗口中可看到如下右图所示:3、分析阻塞。
打开布局阻塞图对话框:InPlaｃe✂Placemen Maｐs:Ｄｉsｐlａy Cｏngestion Map…✂OK,产生并显示布局阻塞图（按F6辅助观察阻塞）如下左图所示：产生全局布线阻塞图以获得较为准确的阻塞图如上右图所示:Routｅ✂GlobaｌRoute:ＥstｉmａtｅGlobal Route Cｏｎgeｓｔion!清除阻塞:InＰlace✂Placemen Ｍaps:Display Cｏｎgeｓtiｏn Map…✂点击Clear✂Ｃaｎcel4、分析时序和最大电容／最大跳变Tｉmｉｎｇ✂Ｔiming Repoｒt…,按照下图设置点击OＫ，产生一个时序报告框。