第三章FPGA开发基础一．FPGA开发方法1）原理图设计1.元件和（）都是元件库中的结构单元。
（）a)宏b)Silcesc)CLBd)IOB2.（）有固定映射和相对布局。
（）a)相关布局宏b)IP COREc)软宏d)HDL代码3.请问下面哪一项不是Xilinx FPGA的主要组成部分.（）A)可编程输入输出单元B)基本可编程逻辑单元C)嵌入式块RAMD)查找表4.请问下列哪一项属于Xilinx FPGA的芯片。
（）A)StratixB)SpartanC)APEXD)MAX5.下面有关Xilinx FPGA Spartan芯片说法错误的是。
（）A)主要面向低成本的中低端应用B)采用了先进的45nm制造技术C)Spartan-3E内有专用乘法器D)Spartan-3E内有专用块RAM资源6.下列说法正确的是。
（）A)从IP核的提供方式上，可以分为软核，硬核和固核。
B)Isimulator属于ISE自带的仿真工具，其功能比ModelSim更加强大。
C)Isimulator的默认仿真时间为10us。
D)不能通过FPGA Editor在目标器件上增加探针来监测信号状态。
7.下列说法错误的是。
（）A)适当的使用全局时钟约束可以提高系统的性能。
B)静态时序分析可以对综合后的HDL代码进行关键路径分析。
C)对HDL代码进行综合时，XST不会对代码进行综合优化，该过程由后续floorplaner软件进行。
D)可以通过使用PACE对FPGA的设计布局进行改变。
8.现在市场主流的Xilinx FPGA中的LUT是几输入的？（）A）3B）4C）5D）62）HDL设计9.下面哪一种软件不是HDL代码综合器？（）a)XSTb)FPGA Expressc)ECSd)Synplify10.在ISE中可以使用Xilinx提供的硬件原语，帮助系统性能的提升，下面原语中哪项是带异步复位和置位的D触发器.（）A)FDCPEB)FDCEC)FDRSED)FDRSE_111.在ISE中可以使用Xilinx提供的硬件原语，帮助系统性能的提升，下面原语中哪项是带同步复位和置位的D触发器.（）A)FDCPE_1B)FDCEC)FDRSED)FDCPE12.为了提高系统时钟的扇出数，可以使用全局时钟缓冲，下面原语中哪项是无时钟使能的全局时钟缓冲器.（）A)BUFGMUXB)BUFGCEC)BUFCFD)BUFG13.在Xilinx FPGA中，单片块RAM的容量为（）。
A)16kbB)18kbC)24kbD)36kb14.在Xilinx FPGA中，单片块RAM的位宽最大不能超过（）。
A)16bitB)24bitC)36bitD)64bit15.请问下面哪一项是Xilinx FPGA的基本逻辑单元.（）A)SliceB)CLBC)IOBD)DLL二．FPGA开发工具1）FPGA工程创建16.请问下列哪个软件不属于Xilinx公司。
（）a)CORE Generaterb)XSTc)Quartus IId)ChipScope Pro17.新建文件时，要求用户选择文件类型，下列文件意义不正确的一项是。
（）a)BMM：块存储映射文件，用于将单个RAM连成更大的存储单元b)MEM：存储器初始化文件，用于初始化RAM/ROMc)State diagram：状态图类型d)Verilog Module：Verilog模块类型，用于编写Verilog代码18.在ISE主设计界面中，通过点击（）菜单可以对工程进行各个操作。
（）a)Viewb)Sourcec)Editd)Project19.在ISE主设计界面中，通过点击（）菜单下的Language Templates可以打开语言模板。
（）a)Viewb)Sourcec)Editd)Project20.在ISE主设计界面中，下列哪个菜单主要管理ISE软件的视图。
（）a)Viewb)Sourcec)Editd)Project21.在ISE主设计界面中，下列哪个菜单主要用于源代码的开发。
（）a)Viewb)Sourcec)Editd)Project22.在ISE的主界面下，下面哪一项不是源文件（source）子窗口的功能。
（）A)source标签显示工程名，指定的芯片和设计有关的文档B)snapshots标签显示目前所打开文件的快照C)library标签显示与当前打开工程相关的库D)tcl shell标签是交互控制台23.在ISE的主界面下，下面哪一项不是处理（process）子窗口的功能。
（）A)显示警告，错误和信息B)增加已有的文件C)用户约束文件D)查看设计总结24.在ISE的主界面下，下面哪一项不是脚本（transcript）子窗口的功能。
（）A)Warning标签只显示警告信息B)Error标签只显示错误消息C)library标签显示与当前打开工程相关的库D)Tcl shell标签是与设计人员的交互控制台25.在ISE的主界面下，下面哪一项不是工作区（workspace）子窗口的功能。
（）A)提供了文本编辑器的功能B)显示警告，错误和信息C)提供了ISE仿真器/波形编辑器的功能D)提供了原理图编辑器的功能26.在ISE主界面下，新建一个工程，会弹出Devices Properties对话框，下面哪个选项不属于Devices Properties对话框中的。
（）A)synthesis toolB)project locationC)simulatorD)preferred language2）功能仿真工具ISimulator27.Isimulator的默认仿真时间为（）。
a)1usb)10usc)100usd)1ms28.下面关于Isimulation说法不正确的是。
（）a)Isimulation是ISE自带的仿真工具b)Isimulation可以使用testbench waveform文件进行仿真c)Isimulation的默认仿真时间为10usd)可以使用Isimulation对HDL输入和原理图输入进行行为仿真29.下面关于功能仿真说法错误的是。
（）a)功能仿真只对初步的功能进行检测，没有延时信息b)仿真前需要利用波形编辑器和HDL等建立波形文件核测试向量c)是在综合编译之后对用户所设计的电路进行逻辑功能验证d)仿真后输出波形，便于观察各个节点信号的变化30.下面关于综合后仿真说法错误的是。
（）a)综合后仿真检查综合结果是否和原设计一致b)综合后仿真可以估计门延时带来的影响c)综合后仿真不能估计布线后的线延时d)综合后仿真也称为后仿真31.下面有关时序仿真与验证说法错误的是。
（）a)时序仿真也称为后仿真b)时序仿真能较好的反映芯片的实际工作情况c)通过时序仿真，分析时序关系，可以估计系统的性能，检查消除竞争冒险d)时序仿真既是板级仿真3）IP核配置工具Core Generator32.从IP核的提供方式上，IP核可以分成3类，请问下列哪一项不属于IP核。
（）a)软核b)固核c)硬核d)嵌入核33.数字时钟管理模块的英文简称是（）a)DFSb)DCMc)DPSd)DLL34.下列哪个不可以由核生成器生成。
（）a)FIFOb)PicoBlazec)ROMd)DSP48 macro35.下面对数字时钟管理模块说法不正确的一项是。
（）a)可以实现零时钟偏移，消除时钟分配延迟b)实现时钟的闭环控制c)时钟可以映射到PCB上用于同步外部芯片d)DLL模块的功能比数字时钟管理模块的功能更加强大36.下面哪种文件类型可以用来初始化Xilinx BRAM。
（）a)mifb)hexc)coed)bin37.下面关于Xilinx IP Core生成器说法不正确的是。
（）a)IP Core生成器提供了大量的成熟，高效的IP core供用户调用b)IP Core的仿真主要运用Core Generater的仿真模型来完成c)综合器会把IP Core和HDL代码同样看待，进行综合编译d)IP Core一般采用参数可配置的结构，方便用户调用38.使用Core Generater配置的单端口RAM，其各端口作用说法错误的是。
（）a)WE为写使能信号b)SSR为置位信号c)EN为单口RAM使能信号d)DI为要写入数据39.使用Core Generater配置的简单双端口RAM，下列说法错误的是。
（）a)简单双端口RAM也被称为伪双端口RAMb)两个端口都支持进行读写c)支持不同的端口宽度设置d)具有一个写使能和一个读使能40.使用Core Generater配置的真正双端口RAM，下列说法错误的是。
（）a)两个端口都支持读写操作b)不支持不同的端口宽度设置c)两个端口支持读写操作的任何组合d)两个端口均有各自独立的读写信号控制线41.使用Core Generater配置的FIFO，下列说法错误的是。
（）a)FIFO只使用了FPGA的BRAM资源，没有使用其他逻辑资源b)数据存储部分采用简单双端口模式c)有两个数据端口，一个端口只读，一个端口只写d)具备FULL和EMPTY指示信号42.使用Core Generater配置的乘加器，下列说法错误的是。
（）a)18x18，两个补码乘法器具有完全准确的36位结果b)有40多个动态用户控制器操作模式c)多精度乘法器和算法支持18位操作数右移位d)对称智能舍入支持更高的计算精度43.有几种方法可以调用Core Generater。
（）a) 1b) 2c) 3d) 444.下面选项中哪一个不是IP核的主要来源。
（）A)前一个设计创建的模块B)FPGA生产厂商的提供C)第三方IP厂商的提供D)设计人员独立编写的IP45.下面哪一项属于硬核。
（）A)picoblazeB)microblazeC)powerPCD)ATC246.下面哪一项不属于IP核的提供形式。
（）A)IP核的RTL级代码B)未布局布线的网表级IP核C)布局布线后的网表级IP核D)用户自己编写的IP核4）逻辑综合工具XST47.在ISE的主界面的process子窗口的synthesis工具不可以完成下面哪个任务。
（）a)检查语法b)查看寄存器传输级原理图c)查看FPGA资源使用情况d)查看静态时序分析报告48.下面关于综合说法错误的是。
（）a)综合就是将较高级抽象层次的描述转化为较低层次的描述b)为了能转化成标准的门级结构网表，HDL程序必须写成符合特定综合器所要求的风格c)常用的综合工具有NC-Verilog，Synplify及FPGA厂家的综合工具d)对RTL级的HDL程序的综合时很成熟的技术49.使用XST进行综合时，希望对FPGA进行面积优化，应该更改综合选项参数中的（）选项的内容为area；（）a)Optimization Goalb)Optimization Effortc)Global Optimization Goald)PowerReduction50.使用XST进行综合时，希望更改全局优化目标，应该找到综合选项参数中的（）选项。