电子类公司笔试题精选 Company Document number：WUUT-WUUY-WBBGB-BWYTT-1982GT电子类公司笔试题精选一、模拟电路1基尔霍夫定理的内容是什么（仕兰微电子）基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等.基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.2、平板电容公式(C=εS/4πkd)。

（未知）3、最基本的如三极管曲线特性。

（未知）4、描述反馈电路的概念，列举他们的应用。

（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；诺顿定理、戴维南定理、基尔霍夫定理、叠加定理诺顿定理诺顿定理：一个含独立、线性电阻和受控源的二端电路N，对两个端子来说都可等效为一个理想电流源并联内阻的模型。

其理想电流源的数值为有源二端电路N的两个端子短路时其上的电流，并联的内阻等于N内部所有独立源为零时电路两端子间的等效电阻。

也可以描述为:并联电阻等于二端网络中所有电源为0时的等效电阻;电流等于有源二端网络短路时的电流.它是戴维南定理的转换形式。

戴维南定律定义：又叫做等效电压源定理。

任何一个线性含源二端网络就其外部性能来说，可以用一个电压源等值代替，电压源的电压等于原含源二端网络的开路电压，电压源的内阻等于原含源二端网络变为无源二端网络的入端电阻。

通俗的说：一个有电压源、电流源(仅讨论不包括受控源的情形)及电阻构成的二端网络，可以用一个电压源UOC和一个电阻R0的串联等效电路来等效。

UOC等于该二端网络开路时的开路电压；R0称为戴维南等效电阻，其值是从二端网络的端口看进去，该网络中任何一个线性含源二端网络，对外部而言，总可以等效为一个电压源和电阻串联的电路模型；该电压源的电压等于网络的开路电压，电阻等于网络内部所有独立电源都不作用时的入端等效电阻。

具体操作：关键在于正确求出二端网络的开路电压和入端电阻。

所谓开路电压是指外电路（负载）断开后，两端纽间的电压；入端电阻指将含源二端网络变为无源二端网络后（电压源开路，电流源短路）的入端电阻。

原理及注意事项：1。

只适用于线性网络,不适用于非线性网络.2。

只需求解电路中一条支路(或某部分电路),用该法较方便。

应用戴维南定理必须注意：①戴维南定理只对外电路等效，对内电路不等效。

也就是说，不可应用该定理求出等效电源电动势和内阻之后，又返回来求原电路(即有源二端网络内部电路)的电流和功率。

②应用戴维南定理进行分析和计算时，如果待求支路后的有源二端网络仍为复杂电路，可再次运用戴维南定理，直至成为简单电路。

③戴维南定理只适用于线性的有源二端网络。

如果有源二端网络中含有非线性元件时，则不能应用戴维南定理求解基尔霍夫定理(1)概述基尔霍夫定理包括两部分，即节点电流方程和回路电压方程。

节点电流方程在电流稳恒的条件下，流向节点的各电流的和等于流出节点的各电流的和。

也就是说通过节点处的各电流的代数和等于零，即∑I=O。

回路电压方程：在任一闭合电路中，电动势的代数和必定等于各段电阻上的电压降的总和，所以在电路中从任一点出发，顺沿任一个回路绕行一圈，其电势变化的代数和等于零，即∑E-∑IR=0(2)说明①在应用节点电流方程时，通常规定流进节点的电流为正，流出节点的电流为负。

②节点电流方程不仅对节点适用，还可把它推广到任意假定的封闭面，可以把几个元件放八一个假想的封闭面中，也可以把一部分电路划入。

这时流进封闭面的电流和流出的电流相等。

③在应用回路电压方程时，必须先选定沿回路绕行的方向，以便定出电阻上电压降或电源的电动势的正负。

当绕行方向和流过电阻的电流方向一致时，电流应取正值，即减去正的IR反之，取负值；当绕行方向从电源负极到正极时，电动势应取正值，反之，取负值。

叠加定理在线性电路中，任一支路的电流(或电压)可以看成是电路中每一个独立电源单独作用于电路时，在该支路产生的电流(或电压)的代数和。

线性的正弦稳态电路也满足叠加定理。

使用叠加定理时要注意以下几点：1、叠加定理适用于线性电路，不适用于非线性电路；2、叠加的各分电路中，不作用的电源置零。

电路中的所有线性元件（包括电阻、电感和电容）都不予更动，受控源则保留在各分电路中；3、叠加时各分电路的电压和电流的参考方向可以取与原电路中的相同。

取和时，应该注意各分量前的“+”“-”号；4、原电路的功率不等于按各分电路计算所得功率的叠加。

因为功率与电压或电流是平方关系,而不是线性关系.5、电压源不作用时短路,电流源不作用时断路。

推论：齐性定理：在线性电路中，当所有的激励都同时增大或缩小K倍（K为常数）时，响应也将同样增大或缩小K倍。

（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。

（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。

（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。

（未知）10、给出一差分电路，告诉其输出电压Y 和Y-,求共模分量和差模分量。

（未知）11、画差放的两个输入管。

（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。

并画出一个晶体管级的运放电路。

（仕兰微电子）13、用运算放大器组成一个10倍的放大器。

（未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。

(Infineon笔试试题)20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。

（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。

（未知）23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。

（威盛）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOSand explain26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大（仕兰微电子）27、用mos管搭出一个二输入与非门。

（扬智电子笔试）31、用一个二选一mux和一个inv实现异或。

（飞利浦－大唐笔试）32、画出Y=A*B C的cmos电路图。

（科广试题）33、用逻辑们和cmos电路实现ab cd。

（飞利浦－大唐笔试）34、画出CMOS电路的晶体管级电路图，实现Y=A*B C(D E)。

（仕兰微电子）35、利用4选1实现F(x,y,z)=xz yz’。

（未知）36、给一个表达式f=xxxx xxxx xxxxx xxxx用最少数量的与非门实现（实际上就是化简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。

（Infineon笔试）38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39、用与非门等设计全加法器。

（华为）40、给出两个门电路让你分析异同。

（华为）41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。

（未知）43、用波形表示D触发器的功能。

（扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器。

（扬智电子笔试）46、画出DFF的结构图,用verilog实现之。

（威盛）47、画出一种CMOS的D锁存器的电路图和版图。

（未知）48、D触发器和D锁存器的区别。

（新太硬件面试）49、简述latch和filp-flop的异同。

（未知）&e1]5T'v&*_1D+J50、LATCH和DFF的概念和区别。

（未知）51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

（南山之桥）52、用D触发器做个二分颦的电路.又问什么是状态图。

（华为）53、请画出用D触发器实现2倍分频的逻辑电路（汉王笔试）54、怎样用D触发器、与或非门组成二分频电路（东信笔试）55、How many flip-flop circuits are needed to divide by 16 (Intel) 16分频56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）57、用D触发器做个4进制的计数。

（华为）58、实现N位Johnson Counter,N=5。

（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢（仕兰微电子）60、数字电路设计当然必问Verilog/VHDL，如设计计数器。

（未知）61、BLOCKING NONBLOCKING 赋值的区别。

（南山之桥）62、写异步D触发器的verilog module。

（扬智电子笔试）module dff8(clk , reset, d, q);input clk;input reset;input [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q <= 0;:P,\.~)R!q <= d;&c I!K,\;63、用D触发器实现2倍分频的Verilog描述（汉王笔试）module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;out ;always @ ( posedge clk or posedge reset)if ( reset)out <= 0; else64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些 b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

（汉王笔试）)r'T'y)d:S:a0VPAL，PLD，CPLD，FPGA。